DE2946934C2 - Schneller Analog-Digital-Umsetzer - Google Patents

Description

ersten Gruppe von Amplitudenvergleichsstufen mit Aufwand dar.

dem Eingang für das primäre, amplituden- und Ein weiterer Nachteil, der durch die Verwendung

zeitkontinuierliche, abzutastende und zu codierende 25 eines analogen Abtasthaltegliedes entsteht, ist die

Analogsignal verbunden ist, daß je ein taktgesteuer- Herabsetzung der erzielbaren Umsetzgeschwindigkeit,

ter digitaler Speicher mit der »rsten und der zweiten da sich zu der eigentlichen Umsetzzeit des Analog-Digi-

Gruppe von Amplitudenvergleichsstufen dergestalt tal-Umsetzers die für das analoge Abtasthalteglied

verbunden ist daß ein durch die logischen Zustände erforderliche Einstellzeit addiert

der Amplitudenvergleichsstufen der betreffenden 30 Eine Variante des Parallelverfahrens, das sogenannte

Gruppe dargestelltes Quantisierungsergebnis zum erweiterte Parallelverfahren, ist ebenfalls bekanntge- Zeitpunkt fin Wirksamwerdens eines Taktimpulses worden (Deutsche Patentschrift 1190982). Diesem

gespeichert wird, daß die Freauenz der Taktimpulse Verfahren liegt die Zielsetzung zugrunde, die Zahl der

sowohl des ersten wie oes zweiten digitalen benötigten Komparatoren gegenüber dem Parallelver-

Speichers gleich der fSr das zu verarbeitende 35 fahren zu reduzieren. Analog-Digital-Umsetzer nach Analogsignal vorgesehenen Ab.astfrequenz gewählt dem erweiterten Parallelverfahren benötigen jedoch ein

wird, daß dem Eingang des Digital-Analog-Umset- analoges Abtasthalteglied, wenn sich das Analogsignal

zers das gespeicherte Quantisierungsergebnis der während des Umsetzvorganges ändert Diese Tatsache

ersten Gruppe von Amplitudenvergleichsstufen stellt einen erheblichen Nachteil gegenüber dem

zugeführt wird und daß der zweiten Gruppe von 40 Parallelverfahren dar.

Amplitudenvergleichsstufen ein Summensignal aus Es ist ein weiteres Verfahren für Analog-Digitat-Um-

der Analogen Ausgangsgröße des Digital-Analog- setzer hoher Umsetzgeschwindigkeit bekanntgewor-

Umsetzers und einer dem — mittels eines Verzog«;- den, welches den Digitalwert im Gray-Code liefert Bei

rungselementes aus dem zu verarbeitenden Analog- diesem Verfahren handelt es sich um eine Modifikation

signal gewonnenen — zeitverzögerten Analogsignal 45 des erweiterten Parallelverfahrens,

proportionalen Größe zugeführt wird, wobei die Das zu codierende Analogsignal wird einer Kaskade

Quantisierungskennlinie der ersten Gruppe von spezieller Kennlinienglieder zugeführt, die im wesentli- A mplituder.vergleichsstufen, die Verzögerungszeit chen die Kennlinie eines Absolutwertbildners haben,

des Verzögerungselementes und der zeitliche Analog-Digital-Umsetzer, die nach diesem Verfahren

Abstand zwischen den Taktimpulsen des ersten und so arbeiten, sind als sogenannte Faltungscodierer bekannt,

des zweiten digitalen Speichers so bemessen sind. Eine schaltungsmäßige Verwirklichung der für diese

daß das analoge Eingangssignal der zweiten Gruppe Faltungscodierer erforderlichen Kennlinienglieder ist in

von Amplitudenvergleichsstufen zum Zeitpunkt des der deutschen Patentschrift 28 05 436 beschrieben.

Wirksamwerdens des Taktimpulses der /ugeordne- Ein Nachteil der Faltungscodierer liegt in der großen ten digitalen Speicher innerhalb des durch die SS Präzision, mit der die Kennlinienglieder arbeiten

Amplitudenstufung dieser Gruppe überdeckten müssen. Um einen Analog-Digital-Umsetzer mit η Amplitudenbereichs liegt. Binärstellen Auflösung zu realisieren, muß eine

2. Elektronischer Analog-Digital-Umsetzer nach 2"- !fach »gefaltete« Kennlinie realisiert werdenderen Patentanspruch I dadurch gekennzeichnet daß die Abweichungen vom idealen Verlauf klein gegenüber Verzögerungszeit des Verzögerungselementes 60 dem kleinsten Codierschritt sein müssen. Dies fällt gleich Null gesetzt wird, so daß das Verzögerungsele- insbesondere deshalb ins Gewicht, weil aus Gründen ment entfällt. eines möglichst großen Frequenzbereichs nur relativ

einfache Schaltungen zur Realisierung der Kennlinien-

glieder in Betracht kommen.

65 Ein weiterer Nachteil liegt in der Tatsache, daß sich auf Grund der absolutwertbildenden Eigenschaften der

Bei der Erfindung handelt es sich um einen Kennlinienglieder die Anforderungen an den Frequenz-Analog-Digital-Umsetzer, der zusätzlich die Funktion bereich der Schaltungen mit jeder zusätzlichen Binär-

stelle verdoppeln.

Faltungscodierer können — im Prinzip — ein umzusetzendes Analogsignal direkt, d, h. ohne ein analoges Abtasthalteglied, verarbeiten. Es bestehen jedoch folgende Einschränkungen, die diesen Vorteil in der Praxis weitgehend zunichte machen:

Ein Faltungscodierer für η Binärstellen enthält η Komparatoren.

Während der erste dieser Komparatoren direkt an das umzusetzende Analogsignal angeschlossen ist, sind alle weiteren Komparatoren an verschiedenen anderen Schaltungspunkten angeschlossen, die Signale führen, die dem Analogsigna! nach Durchlaufen einer verschiedenen Anzahl von Kennliniengliedem entsprechen. Diese Signale weisen demnach bereits ungleiche schaltungsbedingte Verzögerungen auf. Um diese Verzögerungen auszugleichen, wird in der deutschen Patentschrift 28 05 436 im Unteranspruch 3 vorgeschlagen, einen entsprechenden Laufzeitausgleich bei der Abfrage der digitalen Ausgänge vorzusehen. Die schaltungsbedingten Verzögerungen, die das Analogsignal beim Durchlaufen der Kenniinienglieder erleidet, können jedoch nur in grober Näherung als reine Zeitverschiebungen angesehen werden. Die Signalverzögerungen entstehen vielmehr im wesentlichen durch den begrenzten Übertragungsfrequenzbereich der realen Schaltungselemente und sind frequenzabhängig. Bedingt durch diese Tatsache ist eine Kompensation dieser Verzögerungen durch einen Laufzeitausgleich nur in sehr beschränktem Maße möglich. Die Toleranzgrenzen hinsichtlich solcher Zeitfehler sind bekanntlich — insbesondere bei der Analog-Digital-Umsetzer hochfrequnter Signale — äußerst eng. so daß sich diese Möglichkeit für schnelle Analog-Digital-Umsetzer kaum nutzen läßt.

Eine dem Ideal sehr nahekommende technische Realisierung des sogenannten digitalen Abtasthalteglieds ermöglicht hingegen der Analog-Digital-Umsetzer nach dem Parallelverfahren. Dieser enthält eine Reihe eingangsseitig paralleler gleichartiger Komparatoren. so dab nur eventuelle Differenzen der Komparatorlaufzeiten zu störenden Zeitfehlern führen. Dieser Vorteil wirkt sich insbesondere bei einer Herstellung in monolithisch integrierter Technik aus, weil eine Reihe gleichartiger Schaltungselemente, die auf einem gemeinsamen Kristall hergestellt wird, weitgehende Übereinstimmungen der technischen Daten aufweist. Bei einer üblicherweise geforderten Auflösung von acht oder mehr Dualstellen sieht der Verwendung des Analog-Digital-Umsetzers nach dem Parallelverfahren jedoch der äußerst große Aufwand von 255 oder mehr Komparatoren entgegen. Umsetzer nach dem erweiterten Parallelverfahren benötigen erheblich weniger Komparatoren, können jedoch nicht die Funktion eines Abtasthaltegliedes erfüllen.

Ein erfindungsgemäßer Analog-Digital-Umsetzer ermöglicht es die Vorteile des Parallelverfahrens, d. h.:

— Äußerst hohe Umsetzgeschwindigkei<

— Betrieb als digitales Abtasthalteglied

mit den Vorteilen, die ein Umsetzer nach dem erweiterten Parallelverfahren (verglichen mit einem Parallel-A/D-Umsetzer gleicher Auflösung) aufweist, insbesondere

— Erheblich reduzierte Anzahl der benötigten Kom-Daratoren

— Geringe Anforderungen hinsichtlich der Genauigkeit des Amplituden Vergleichs der Komparatoren

zu kombinieren. Vor dei Beschreibung eines erfindungsgemäßen

Umsetzers seien einige bekannte und grundlegende

Tatsachen kurz angeführt: Auf Grund des Abtasttheorems muß ein in äquidistan-

ten Zeitpunkten mit einer Abtastfrequenz /> periodisch to abgetastetes Analogsignal frequenzbandbegrenzt sein, so daß die höchste Signalfrequenz kleiner als ώ ist.

Zusätzlich besteht für das analoge Eingangssignal U\ eines jeden realen Analog-Digital-Umsetzers eine Beschränkung der Form

U_mm < U₁ < Un_13x (1)

wenn U_mm bzw. U_mx die Grenzen des Meßbereichs bezeichnen. Infolge dieser Tatsachen ist auch der Betrag der

maximal möglichen Änderungsgeschwindigkeit analogen Eingangssignal beschränkt. Es gilt:

df/, dt

ä;

wo v_mat die maximale Änderungsgeschwindigkeit bezeichnet.

Bild 1 zeigt eine Ausführung eines erfindungsgemä-

Ben Analog-Digital-Umsetzers. Das Element t stellt einen Analog-Digital-Umsetzer nach dem Parallel-Verfahren mit einer Auflösung von k Dualstellen dar. Der Analog-Digital-Umsetzer 1 — nachstehend als Parallel-A/D-Umsetzer bezeichnet — enthält in bekannter Weise eine Anzahl von 2*— 1 eingangsseitig parallelen Komparatoren, bistabile Kippstufen zur Speicherung des ermittelten Digitalwerts und ein Schaltnetz zur Codewandlung, damit der ermittelte Digitalwert in einem zweckmäßigen Code — üblicherweise dem

Dualcode — verfügbar ist

Um eine konkrete Beschreibung zu ermöglichen, sind hins ;htlich der Ausgestaltung der Elemente in Bild I einige spezielle Festlegungen getroffen, die nachstehend angegeben werden.

Der Parallel-A/D-Umsetzer 1 weist eine Auflösung von k= 5 Dualstellen auf. Er ordnet einer tiingangsspannung U\ gemäß seiner Quantisierungskennlinie einen Digitalwert w zu, der an den mit w₀... w_t bezeichneten Ausgängen im Dualcode erscheint. Als eine technisch günstige Ausgestaltung eines Parallel-A/D-Umsetzers ist bekannt, je einen Komparator und eine bistabile Kippstufe schaltungstechnisch so zu vereinigen, daß ein Element entsteht, welches im englichen Sprachgebrauch als sopsiannter »Sampling Comparator« oder »Lat ching Comparator« bezeichnet wird. Für die Wirkung des Taktsignals 7- auf die bistabilen Kirpstufen in Umsetzer 1 gelte, daß diese die zum Zeitpunkt eii.es Pegelübergangs an Ta von L nach H bestehenden Ausgangszustände der Komparatoren speichern, bis Γ* = L wird.

Die Wirki-ng des Takteingangs T_A auf die Ausgänge w ist ein Bild 2 dargestellt, das den Verlauf einiger Signale des Analog-Digital-Umsetzers Bild 1 in Abhängigkeit von der Zeit / in Form eines Diagramms darstellt. Nach jedem Pegelübergang an T_A von L nach H nehmen Jie AusgL.:ge w₀ ... w* mit einer gewissen Verzögerung, die unter anderem durch das Schaltnetz zur Codewandlune in Umsetzer 1 entsteht, stationäre

Werte an, die einen der Eingangsspannung U\ zum Zeitpunkt des Pegeliibergangs an Ta gemäß der Quantisierungskennlinie des Umsetzers I zugeordneten Digitalwert w im Dualcode darstellen. Ein dem Zeitpunkt t\ zugeordneter Wert ist mit W(I₁) bezeichnet, entsprechend ist ein dein Zeitpunkt t₂ zugeordneter Wert mit w(t2) bezeichnet, und so fort. Die Verzögerung, mit der sich ein neuer Zustand an den Ausgängen W₀... Wt einstellt, ist in Bild 2 durch langsam erfolgende Pegelübergänge dargestellt.

Wird Ta = L, können sich — wiederum mit einer gewissen Verzögerung — an den Ausgängen W₀ ... w» neue Zustände einstellen, die gemäß der Quantisierungskenmlinie des Umsetzers 1 den Amplitudenänderungen des Eingangssignals U\ folgen. Während dieser Zeit sind die Zustände an den Ausgängen w ohne Wirkung auf die restlichen Schaltungselemente in Bild I. Die entsprechenden Zeitabschnitte sind in Bild 2 mit der Abkürzung »n. g.« für »nicht gültig« gekennzeichnet. Durch das Eicrricr.i 2 , welches einen '.sktfiarikengesteu- >o erten digitalen Speicher darstellt, werden die zum Zeitpunkt eines Pegelübergangs an Τ_Λ von H nach L bestehenden Zustände w₀ ... Wt, die die Zahl iv repräsentieren, als xo- ■ · x* gespeichert.

Element 3 ist ein digital-Analog-Umsetzer, welcher die Dualzahl χ in einen proportionalen Strom /j umsetzt. Es gilt:

Die Quantisierungskennlinie des Umsetzers I ist so beschaffen, daß einem Analogwert U\ im Bereich

der Digitalwert ι*¹ zugeordnet wird. In Gl. (7) bezeichnet Uo den Quantisierungsstufenabstand des Umsetzers 1 und / bezeichnet eine wählbare, positive ganze Zahl einschließlich Null. Die Quantisierungskennlinie entsprechend Gl. (7) läßt sich auf verschiedene Arten realisieren. Eine einfache Möglichkeit besteht darin, die Größen der Vergleichsschwellen der Komparatoren in Umsetzer 1 so zu bemessen, daß Gl. (7) erfüllt wird. Dies wird erreicht, wenn die kleinste Vergleichsschwelle den Wert

•α«¹)

h -= - x ■ A>;

/o>O

(3)

Das Element 4 stellt ein Verzögerungsglied für analoge Signale dar. Es kann mittels einer Laufzeitleitung oder als Allpaß realisiert werden. Ein AHpaß erfüllt aufgrund der Frequenzbandbegrenzung, die das Eingangssignal Ui laut Abtasttheorem aufweisen muß, den gleichen Zweck wie die Laufzeitleitiing. Die Verzögerungszeit des Elementes 4 sei mit f,/. bezeichnet. Es gilt für jede beliebige Zeit r:

aufweist und die weiteren Vergleichsschwellen schrittweise um den Quantisierungsstufenabstand Uo steigende Werte aufweisen. Die ermittelten Digitalwerte werden durch den digitalen Speicher 2 für jeweils eine volle Taktperiode 1//Vdes Taktsignals Τ_Λ gespeichert und dem Digital-Analog-Umsetzer 3 zugeführt. Das analoge Ausgangssignal Λ dieses Umsetzers muß sich jewei'fi nach ca. einer Taktperiode Mh — spätestens zu den Zr tpunkten (t\ + tdi). (t₂+t<ji). (h+t_d2) ... — auf einen stationären Wert gemäß Gl. (3) eingestellt haben. Zu diesen Zeitpunkten erfolgt die Abtastung des Analogsignals Ut durch den Parallel-A/D-Umsetzer 8. Das Signal Ut ergibt sich unter Benutzung von Gl. (5), Gl. (6) und der Beziehung I₂ = l\ + Λ zu

= U_t(t- u,)

(4)

Element 5 ist ein ohmscher Widerstand, der den Widersttndswert R\ aufweist. Das Element 6 stellt einen Verstärker mit niedriger Eingangs- und Ausgangsimpedanz dar, der als Strom-Spannungs-Wandler wirkt. Entsprechende Schaltungen sind bekannt. Der Verstärker 6 erzeugt eine dem Strom /2 proportionale Spannung Ut, entsprechend:

- I₂, R₂>0

(5)

Infolge der niedrigen Eingangsimpedanz des Verstärkers 6 ist dessen Eingangsspannung Uj näherungsweise gleich Null.so gilt:

(6)

Das Element 7 ist ein Verzögerungsglied für Digitalsignale, dessen Verzögerungszeit den Wert ^2 aufweist Bei dem Element 8 handelt es sich um einen Parallel-Ar'D-Umsetzer analog dem Umsetzer 1. Die mit y bezeichneten Ausgänge entsprechen den Ausgängen w des Umsetzers 1.

Gesteuert durch das Taktsignal Ta, dessen Frequenz gleich der für das Analogsignal U\ vorgesehenen Abtastfreo|uenz /r gewählt ist, ermittelt der Umsetzer 1 in äquidistanten Zeitpunkten t_u t₂, h ... Digitalwerte

w(t\\ wfti). wft-i) die gemäß der Quatisierungskennli-

nie des Umsetzers 1 Momentanwerten des Analogsignals U\ zu den Zeitpunkten t\, t₂, h... zugeordnet sind Die Quantisierungskennlinie des Umsetzers 8 ist so beschaffen, daß einem Analogwert U₄ im Bereich

(9)

der Digital wert y zugeordnet wird, bis auf diese, von GI. (7) abweichende, Quantisierungskennlinie entspricht die Ausgestaltung des Umsetzers 8 der des Umsetzers 1. Die Quantisierungskennlinie entsprechend Gl. (9) kann dadurch realisiert werden, daß die Größen der Vergleichsschwellen der Komparatoren in Umsetzer 8 dergestalt bemessen werden, daß die kleinste Vergleichsschwelle den Wert — Uo und die wtiteren

Vergleichsschwellen schrittweise um den Quantisieningsstufenabstand steigende Werte aufweisen. Dies entspricht im übrigen der bekannten und üblichen Bemessung.

Die Amplitudenstufung /0 des Digital-Analog-Umsetzers 3 entsprechend Gl. (3) ist gemäß

60 I₀ = -

(10)

bemessen. Um die weitere Beschreibung übersichtlich zu halten, sind nachstehend zuerst die Vorgänge bei der Analog-Digital-Umsetzung eines zeitlich konstanten Eingangssignals U,= constant und nachfolgend die Vorgänge bei einem zeitveränderlichen Eingangssignal beschrieben.

Für ein zeitlich konstantes Eingangssignal U\ gilt U\ = U₂ und unter Benutzung von Gl. (3) und Gl. (10) folgt aus Gl. (8)

U₄ = jf-Wx-x ■ U₀) (11)

Für die weitere Erläuterung ist es notwendig den zulässigen Amplitudenbereich der Eingangssignale U\ und L; der Parallel-A/D-Umsetzer zu betrachten. Diese Signale müssen innerhalb des durch die Amplitudenstufung der Vergleichsschwellen überdeckten Amplitudenbereichs liegen. Die Bereiche

0 < L/, < 2* · U_n
0 < U₄ < 2* ■ U_n

(12) (13)

werden nachstehend als zulässiger Amplitudenbereich bezeichnet. Der Quotient R₂I R\ wird gemäß

R.

(14)

bemessen. Dieser Quotient, sowie die Quantisierungskennlinien entsprechend den Gleichungen (7) und (9) sind so gewählt, daß im statischen Fall U\ = constant die Größe U₄ innerhalb des zulässigen Amplitudenbereichs liegt — sofern das Eingangssignal U\ des Analog-Digital-Umsetzers innerhalb des zulässigen Amplitudenbereichs liegt.

Das Quantisierungsergebnis x— w des Umsetzers I und das Quantisierungsergebnis y des Umsetzers 8 ergeben nach stellenwertrichtiger Addition den endgültigen Digitalwert, der den Zahlenwert der Größe U\ — bis uif den Quantisierungsfehler der bei jeder Analog-Digital-Umsetzung auftritt — richtig wiedergibt. Es folgt

Ux-U₀- (x+y ■ 2

-k+l+X

(15)

Der endgültige Digitalwert weist eine Auflösung von

n=2■k-l-\

(16)

Dualstellen auf.

Die Stellen'vertrichtigkeit der Addition wird durch eine Rechtsverschiebung von y gegenüber χ um (k—l— 1) Dualstellen gewährleistet. Ein digitaler Addierer kann die Stellenwertrichtige Addition ausführen. Entsprechende Schaltungen sind bekannt. Es ist ebenfalls bekannt, daß die Rechtsverschiebung um (k-l-\) Dualstellen festverdrahtet ausgeführt werden kann. Die Dualzahlen χ und y müssen im allgemeinen Fall über digitale Zwischenspeicher auf die Eingänge des Addierers gegeben werden um zu gewährleisten, daß die zusammengehörigen x- und y-Werte — z. B. x(t\) und y(t\) in Bild 2 — gleichzeitig an den Eingängen des Addierers anliegen.

Liegt ein zeitveränderliches Eingangssignal U\ (t) vor, bleibt die für den Fall U\= constant beschriebene Wirkungsweise unter der Bedingung erhalten, daß sich das Signal U₄ zu den Abtastpunkten (tx + ttn), (ti+ tdi), (h+ td2l ■ ■ ■ des Parallel-A/D-Umsetzers 8 im zulässigen Amplitudenbereich gemäß Gl. (14) befindet Das Einhalten dieser Bedingungen ist beim erfindungsgemäßen Analog-Digital-Umsetzer nur möglich, falls das Eingangssignal U\ eine begrenzte Änderungsgeschwindigkeit hat Weil jedoch der Betrag der maximal möglichen Änderungsgeschwindigkeit des Eingangssignals eines jeden realen Analog-Digital-Umsetzers ohnehin begrenzt ist — siehe GL (2) — stellt dies keine zusätzliche Einschränkung gegenüber anderen Analog-

Digital-Umsetzern dar.

Zur Einhaltung der Bedingung genügt es, wenn der Bildung je eines zusammengehörigen Wertpaares * und y — L. B. x(tx) und y(t\) in Bild 2 — zwei Momentanwerte des Signals U\ zugrunde liegen, die sich zeitlich um weniger als

(17)

unterscheiden. Dies läßt sich mittels Gl. (2), (7), (11) und Gl. (14) zeigen. Zum Beispiel liegt der Bildung des Wertes V(V₁) der Momentanwert de¹· Eingangsspannung U\ zum Zeitpunkt t\ zugrunde und der Bildung des Wertes y(l\) liegt der Momentanwert der Eingangsspannung U\ zum Zeitpunkt (t₂+ U₂- frfi) zugrunde. Es muß gelten

-(h+t_n-t<ix)\.

(18)

Die Ungleichung wird erfüllt, wenn

Ί-Ί «■'„-/„ (19)

gewählt wird. Unter Beachtung der Beziehung

h-h + Vfr
folgt die Bemessung der Verzögerungszeiten t_di und

4"

JT

(20)

Abweichungen der Verzögerungszeiten von Gl. (20) infolge der Toleranzen realer Bauelemente sind zulässig, soweit Ungleichung (18) erfüllt bleibt.

Der gemäß Gl. (15) durch Zusammenfassung der Quantisierungsergebnisse x(U) und y(tx) gebildete endgültige Digitalwert, stellt den Momentanwert der Eingangsspannung U\ zum Zeitpunkt (h+tdi — f</i) dar. Dieser Zeitpunkt entspricht nur bei exakter Erfüllung von Gl. (19) dem Zeitpunkt ft. Eine hieraus resultierende — z. B. durch die Fertigungstoleranzen der realen Verzögerungselemente bewirkte — geringfügige zeitliehe Verschiebung des Abtastzeitpunktes ist bei den meisten Anwendungen nicht störend und tritt auch bei anderen Analog-Digital-Umsetzern auf.

Die Funktion eines erfindungsgemäßen Analog-Digital-Umsetzers ist auch im Spezialfall t_dj=O gewährleistet, so daß das Verzögerungselement 4 entfallen kann. In diesem Fall ist die zulässige Änderungsgeschwindigkeit des Eingangssignals jedoch einer zusätzlichen Beschränkung unterworfen. Es muß gelten

düi

1%

H)

(21)

Tr⁺'"

Es folgt ein Beispiel mit Zahlenwerten für einen Analog-Digital-Umsetzer zur Digitalisierung von Videosignalen der Fernsehtechnik.

Gefordert sei eine Auflösung von n=8 Dualstellen und eine Abtastfrequenz von /7·= 20 MHz. Der Eingangsspannungsbereich betrage

0<t/i<l,6V

Die Zahl / wird gemäß einem Kompromiß zwischen dem Wunsch nach möglichst großen zulässigen

Toleranzen für die Verzögerungszeiten td\ und td₂ — siehe Gl. (17) und (18) — und dem Wunsch nach möglichst großer Auflösung η — siehe Gl. (16) — gewählt. Für dieses Beispiel sei /= 1 gewählt, dies ist oftmals ein günstiger Wert. Zwei Parallel-A/D-Umsetzer mit je Jt=5 Dualstellen Auflösung werden benötigt. Der Quantisierungsstufenabstand beträgt bei beiden Umsetzern

LO= 1.6 V/2* = 0,05 V.

Die Taktperiode an Τ_Λ beträgt 1//V= 50 ns. Jeder der zwei Umsetzer enthält 31 Komparatoren. Das Schaltnetz zur Umkodierung der Komparatorzustände in den Dualcode habe eine Verzögerungszeit von weniger als 25ns. Das Taktsignal Ta weise ein symmetrisches Tastverhältnis auf. so daß während 25ns der Taktperiode Ta = L und während 25ns der Taktperiode T,₍ = H gilt. Nach dem Erscheinen neuer Daten an den Eingängen χ des Digital-Analog-Umsetzers steht jeweils eine Zeit von (25ns+ idi) iüi das Einschwingen des Umsetzers 3 und des Verstärkers 6 zur Verfügung. Die Zeit t_d2 kann im Bereich 0 ... 25ns gewählt werden und sei zu Td₂ = 20ns bemessen. Die Verzögerungszeit td\ ergibt sich gemäß Gl. (20) zu /di = 70 ns. Der Quotient R₂IRx erhält den Wert R₂ZR₁=S. gemäß Gl. (14). Mittels Gl. (2) läßt sich die maximale Änderungsgeschwindigkeit vw des Eingangssignals U\ bestimmen. Es folgt

1,6 V

■ - · 20 MHz ■■ betragen. Setzt man diesen - der Realität näherkommenden - Wert Tür v_mai in Gl. (17) ein, folgt

Der in der Praxis auftretende Wert wird - z. B. weil ein reales Tiefpaßfilter mit nicht ideal rechteckförmigem Amplitudengang zur Frequenzbandbegrenzung des Videosignals auf den Bereich 0... 5 MHz verwendet wird - geringer sein und z. B. ca. 25 ν/μβ oder weniger At<

0,05V
25V

3 ns.

Dies ergibt, wenn man nur die Toleranzen der Verzögerungszeit td\ betrachtet, zulässige relative Fehler für td\ von ca. ±4,3%. Weil sich die Verzögerungszeit tdi des Elementes 7 in der Praxis im allgemeinen besser abgleichbar machen läßt als die des Elementes 4, besteht die Möglichkeit durch Abgleich von Id₂ noch größere Toleranzen zulassen zu können. Bei der Ausgestaltung des Verstärkers 6 muß in der Praxis beachtet werden, daß für diesen zeitweise eine Übersteuerung auftreten kann. Zweckentsprechende Schaltungen, die verhindern können, daß die Ausgang·, spannung Ua unzulässig hohe Werte annimmt, oder daß sogenannte Erholzeiten nach der Übersteuerung auftre-

■ __ _:_j:_j L l„i *

ich, ainu jcuu^ii uci\ainii.

Andere Möglichkeiten, als die in Bild 1 dargestellte, zur Erzeugung der Taktimpulse für die digitalen Speicher in der richtigen zeitlichen Zuordnung sind ebenfalls bekannt, z. B. mit monostabilen Kippstufen, Verzögerungselementen, Schaltwerken.

Eine Ausführung des erfindiingsgemäßen Analog-Digital-Umsetzers mit Parallel-A/D-Umsetzern ungleicher Auflösung von Dualstellen ist ebenfalls möglich. In diesem Fall ist es günstig, den Umsetzer mit der kleineren Auflösung an der Stelle des Umsetzers 1 einzusetzen. Die aufgeführten Gleichungen bleiben gültig, wenn der Quantisierungsstufenabstand dieses Umsetzers mit LO und seine Auflösung mit k bezeichnet werden. Der zweite Umsetzer weist dann einen entsprechend feineren Quantisierungsstufenabstand auf, z. B. LV2. LV4, UJS...

Hierzu 2 Blatt Zeichnungen

Claims (1)

Patentansprüche: eines Abtasthaltegliedes erfüllt und im Bereich höchster Umsetzgeschwindigkeiten arbeiten kann.

1. Elektronischer Analog-Digiial-UmseUer, wel- Es sind mehrere Verfahren bekanntgeworden, die eher eine erste Gruppe von eingangsseitig parallelen sich für Analog-Digital-Umsetzer hoher Umsetzge-Amplitudenvergleichsstufen enthält, die eine — 5 schwindigkeit eignen. Das sogenannte Parallelverfahbezogen auf das zu codierende Analogsignal — ren, bei dem der zu codierende Analogwert simultan mit gröbere Amplitudenstufung aufweist als die insge- einer Skala aller vorhandenen Ampiitudenstufen verglisamt vorgesehene Stufung und welcher einen chen wird, ist im Hinblick auf die erzielbare Umsetzge-Digital-Analog-Umsetzer enthält, der das Quantisie- schwindigkeit am besten geeignet. Der Aufwand für das rungsergebnis dieser ersten Gruppe von Amplitu- io Parallelverfahren ist jedoch bei höherer Auflösung sehr denvergleichsstufen in eine analoge Größe rückum- groß, da bekanntlich die Zahl der benötigten Komparasetzt, die dem Eingangssignal einer zweiten toren exponentiell mit der Zahl der zu bildenden Gruppe von eingangsseitig parallelen Amplituden- Dualstellen (Bits) anwächst.

vergleichsstufen additiv überlagert wird, wobei diese Analog-Digital-Umsetzer nach dem Parallelverfah-

zweite Gruppe eine — bezogen auf das zu l* ren weisen jedoch — abgesehen von der hohen

codierende Analogsignal — feinere Amplitudenstu- arzielbaren Umsetzgeschwindigkeit — einen weiteren

fung als die erste Gruppe aufweist, und schließlich — Vorzug auf: Sie sind bei entsprechender Ausgestaltung

mittels eines digitalen Addierers — jeweils ein in der Lage, das umzusetzende Analogsignal direkt, d. h.

Quantisierungsergebnis der ersten und eines der ohne ein analoges Abtasthalteglied, zu verarbeiten,

zweiten Gruppe von Amplitudenvergleichsstufen 20 Insbesondere im Bereich hoher und höchster Umsetzge-

zum endgültigen Digitalwert zusammenfaßt, d a - schwindigkeiten stellt das analoge Abtasthalteglied der

durch gekennzeichnet, daß der Eingang der Quelle bedeutender Meßfehler und einen erheblichen