DE2945024A1

DE2945024A1 - Integrierte digitale universalschaltung

Info

Publication number: DE2945024A1
Application number: DE19792945024
Authority: DE
Inventors: James H Flint; Jun James R Gaskill; John W Klinchock; Deborah A Sheridan
Original assignee: Hughes Aircraft Co
Current assignee: Raytheon Co
Priority date: 1978-11-13
Filing date: 1979-11-08
Publication date: 1980-05-14
Also published as: FR2441969A1; GB2035688A; DE2945024C2; JPS5567237A

Description

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Anmelderin; Stuttgart, d. 5.11.1979

Hughes Aircraft Company P 3782 S/Bn Centinela Avenue and Teale Street Culver City, Calif., V.St.A.

Vertreter:

Kohler-Schwindling-Späth
Patentanwälte
Hohentwielstr. i| 1
7000 Stuttgart - 1

Integrierte digitale Universalschaltung

Die Erfindung betrifft eine integrierte digitale Universalschaltung mit einer Vielzahl miteinander verknüpfter Transistoren, die in einem eine ebene Oberflache aufweisenden Halbleiterkörper angeordnet sind.

In den letzten Dekaden ging der Trend bei der Ausbildung logischer Netzwerke von datenverarbeitenden Anlagen in Richtung der Verwendung integrierter Schaltungen (ICs)» die mehr und mehr logische Funktionen in einem IC-Chip vereinigen. Was mit Schaltungsanordnungen aus diskreten Bauelementen begann, schritt fort zu Netzwerken mit kleinen integrierten Schaltungen (SSI)₁ integrierten Schaltungen mittleren Umfanges (MSI) und endete bei integrierten Schaltungen an großen und sehr großen Umfanges (LSI und VLSI). Durch jeden aufwärts führenden Schritt

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wurde die Anzahl der Teile und die Anzahl von herzustellenden Verbindungen vermindert, und es wurden die dadurch bedingten Herstellungszeiten und -kosten für digitale Einrichtungen vermindert. Allgemein wurde die Gesamtherstellung von Logik-Schaltungsanordnungen vereinfacht.

Bei MSI- und insbesondere bei SSI-Schaltungen führte die Forderung nach immer komplexeren Funktionen dazu, daß immer mehr logische Verknüpfungsglieder in immer komplizierterer Weise miteinander zu verbinden waren. Obwohl die Verbindung von immer mehr Verknüpfungsgliedern die Möglichkeit bietet, jede gewünschte logische Funktion zu realisieren, werden gleichzeitig die Betriebseigenschaften verschlechtert und die Komplexität erhöht. Diese Faktoren resultieren in erhöhten Netzwerkkosten, die im allgemeinen zur Teile-Zahl und der Verbindunge-Komplexität proportional sind. Lediglich für eine große Anzahl der häufiger vorkommenden, "kleinen" logischen Funktionen sowie für sehr wenige LSI-Funktlonen, wie Speicher, stehen handelsübliche, typisierte integrierte Schaltungen zur Verfügung.

In der Vergangenheit wurden aufwendige Verfahren und Regeln entwickelt und angewendet, um die Art und Weise zu bestimmen, in der Verknüpfungsglieder oder ICs miteinander zu verbinden sind, damit für eine bestimmte Aufgabe eine minimale Anzahl an Gliedern oder ICs ausreicht. Diese Methoden umfassen die Anwendung von Karnaugh-Diagrammen, der Booleschen-Algebra und andere, hierher gehörende Techniken. Bei dem Trend, hochgradig integrierte Schaltungen anzuwenden, haben diese Methoden jedoch für den Schaltungs-Entwurf im makroskopischen

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Bereich an Bedeutung verloren. Eg ist nunmehr möglich, eine LSI-Schaltungsfunktion auc einem eine Vielzahl solcher Schaltungen umfassenden Katalog auszuwählen und Angaben des Kunden zu konfektionieren, um eine von vielen Funktionen zu realisieren. Dann können die fertiggestellten LSI-Bauelemente in einer vereinfachten Schaltungsanordnung verwendet werden. Daher wird dieser Jchritt der "Konfektionierung" (customizing), also der Fertigstellung nach Kundenwünschen, von LSI-Bauteilen für die Vereinfachung der Technik des Entwurfes große digitale Netzwerke sehr wichtig.

Durch die Anwendung von spezialisierten Verknüpfungsglieder-Kuppen kann ein LSI-Bauteil durch die Wahl aller Funktionen nach einem Katalog und Angabe der Verbindungen zwischen den auf einem Chip vorhandenen Zellen konfektioniert werden. Durch diese Technik werden Zeit und Kosten gespart, da ein LSI-Chip entsprechend der gewählten "Konfektionierung" die Funktion einer Anzahl früher verwendeter Bauteile ausführen kann. Außer den Vorteilen, die sich aus der Anwendung von LSI-Bauteilen im allgem&nen ergeben, ergeben sich durch die Anwendung von LSI-Mehrzweck-Chips zusätzliche Vorteile. Diese umfassen die Verbesserungen bezüglich der Kosten und der Zuverlässigkeit, die sich aus der stärkeren Verwendung gleicher und der Notwendigkeit zur Herstellung von weniger unterschiedlichen Teilen ergeben. Weiterhin werden die LSI-Eigenschaften, insbesondere die Geschwindigkeit der Signalverarbeitung, verbessert, wenn auf dem Chip von logisch leistungsfähigen Zellen Gebrauch gemacht wird.

LSI-Mehrzweck-Schaltnetze mit im wesentlichen festgelegten

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DiffUoions-MuGtern und wählbaren Vcrbindungs-Metallmustern wurden schon früher entwickelt. In den meisten Fällen sind diese Schaltnetze aus kleinen integrierten Verknüpfungsgliedern zusammengesetzt, wie UND-Gliedern und ODER-Gliedern, sowie auch bei Anwendung der TTL-Technik, aus NAND-Gliedern. Diese Anordnungen werden dazu benutzt, die Kosten zur Entwicklung einer Familie von funktionell verschiedenen Teilen zu reduzieren, indem für jedes Teil nur ein neues Muster der Metallverbindungen entworfen werden muß. Es ist jedoch allgemein anerkannt, daß ein Bauelement, das unter Verwendung von Verknüpfungsglieder-Gruppen hergestellt wird, eine größere Fläche auf dem Siliciumkörper beansprucht als für ein funktionell identisches Bauteil benötigt würde, das in herkömmlicher Weise als integrierte Schaltung ausgelegt wäre.

Der Erfindung liegt die Aufgabe zugrunde, eine LSI-Universalschaltung zu schaffen, die ein hohes Ausmaß an funktioneller Flexibilität bietet und gleichzeitig keine größere Fläche auf den Siliciumkörper beansprucht als eine herkömmliche integrierte Schaltung.

Ein Beispiel für eine bekannte Logikschaltung ist in der US-PS .5 808 k75 offenbart. Die bekannte Schaltung ist aus einer Vielzahl von Zellen zusammengesetzt, die aus Stromschalt- und Emittor-Folger-Stufen bestehen· Diese einzelnen Stufen sind bekannt und werden gemeinsam in ernitter-gekoppelten Logikschaltungen (ECL) verwendet. Bei der LSI-Anordnung nach dieser Patentschrift und auch bei anderen bekannten LSI-Mehrzweckanordnungen enthält jede Zelle nur eine kleine Anzahl grundlegender Verknüpfungeglieder· Daher erfordert die "Konfektionierung¹¹

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einer bestimmten logischen Funktion nach Kundenwunsch mit Hilfe solcher Logik-Anordnungen die Herstellung einer großen Anzahl von Verbindungen zwischen den einzelnen Zellen. Weitere Nachteile, welche mit der Anwendung solcher Schaltungsanordnungen verknüpft sind, umfassen geringe Geschwind^seit der Signalverarbeitung und einen hohen Leistungsbedarf.

Ks ist eine weitere Aufgabe der vorliegenden Erfindung, einen wandelbaren Logik-Kreis anzugeben, der die Basiszelle einer LSI-Logik bilden kann.

Über kürzliche Versuche zur Verbesserung der Flexibilität von digitalen LSI-Anordnungen wurde in der Literatur berichtet. Beispielsweise sei auf einen kurzen Bericht von Walter Braeckelmann u.a.: "A Master Slice LSI for Subnanosecond Random Logic" im ISSCC Digest of Technical Papers vom 17· Februar 1977, Seiten 108, 109 und verwiesen.

zweite, aus Cascode-Schaltungen aufgebaute LSI-Anordnung ist in einem Aufsatz von J. I. Raffel u.a.: ¹¹A Flexible Sub-nanosecond iilCL Gate Array" in Government Microcircuit Applications Conference Digest of Technical Papers, 1977, beschrieben. Obwohl die hier beschriebenen Schaltungsanordnungen Vorteile bieten, die sich bei den Schaltungsanordnungen, die aus den Basis-Vcrknüpfungsgliedern aufgebaut sind, nicht finden, erreichen sie nicht die Eigenschaften, die erwünscht wären, weil sie nur zur Realisation eines kleinen Kataloges von Zellenfunktionen geeignet sind.

Demgegenüber liegt der Erfindung weiterhin die Aufgabe

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zugrunde, eine Logikschaltung anzugeben, die, wenn sie durch wählbare Verbindungen vervollständigt ist, wahlweise als Flipflop beliebiger Art, universelles Verknüpfungsglied oder als eine Vielzail von weiter programmierbaren unabhängiger Stromschalter funktionieren kann.

Diese Aufgabe wird nach der Erfindung dadurch gelöst, daß der Halbleiterkörper in einer Anzahl erster, zweiter und dritter Bereiche unterteilt ist, daß -Ju.- in Λ?:ι •ι-.·.;·. '■: Io:\-j Lehen angeordneten Transistoren jeweils eine digitale Universalzelle bilden, die wenigstens einen Lactzellenbereich und einen Stromschaltbereich umfaßt, daß die in den zweiten Bereichen angeordneten Tiaisistoron jeweils einen peripheren Stromschaltkreis bilden, der wenigstens einen Lastzellenbereich und einen Stromschaltbereich umfaßt, daß Abschnitte der ersten Bereiche zur Definition der primären Funktion der digitalen Universalzellen durch freiwählbare erste Verbindungen miteinander verbindbar sind und daß Abschnitte der ersten, zweiten und dritten Bereiche zur Definition von sekundären Funktionen der digitalen Universalzellen durch frei wählbare Verbindungen miteinander verknüpfbar sind.

Demnach v/ird die Lösung der oben genannten Aufgaben durch die Auswahl und die Verknüpfung einer minimalen Anzahl von Transistor-Verknüpfungsgliedern, Stromschaltern und zugeordneten passiven linearen und nicht-linearen Schaltungselementen erreicht. Die digitale Universalschaltung (universal digital array UDA) besteht aus einer Vielzahl sog. digitaler Universalzellen (universal digital cells UDC) sowie getrennter Stromschaltzellen, großer

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Emitter-Folge-Ausgangs-Transistoren und anderen Komponenten, die in eine integrierte Schaltung großen Maßstabs (LjI) einbezogen werden können. Jede UDC besteht ihrerseits aus einem spezifischen Satz Bauelemente und spezifischen wählbaren Verbindungen, die dazu benutzt werden, die Funktion und Operation der UDCs zu programmieren, obwohl die UDC selbst als einzelner integrierter Kreis benutzt werden kann, wird sie zweckmäßiger und häufiger in LSI-Anordnungen zusammen mit anderen UDCs und anderen Stroraschalt-Elementen benutzt.

Die Leitungsverbindungen einer wandelbaren UDC können wahlweise so gewählt werden, daß sich eine von drei verschiedenen, grundlegenden ECL-Schaltungen ergibt. Bei diesen Schaltungen handelt es sich v/ieder um Flipflops, Droifach-Stromschalt-Netzwerke und um ein zweistufiges Universal-Vorknüpfungsglied, v/ie es in der US-PS 3 925 68^· beschrieben ist. Sin zweiter Satz wählbarer Verbindungen erlaubt es, speziellere logische Funktionen für jede der drei grundlegenden Schaltungsklassen auszuwählen. Solche sekundären wählbaren Vorbindungen können beispielsweise dazu verwendet werden, die Arten und die Anzahl von Eingängen und Ausgängen oder, bei Bedarf, andere Folgeschaltungen oder Kombinationen zu wählen.

Die Erfindung wird im Folgenden anhand der in der Zeichnung dargestellten Ausführungsboispiele näher beschrieben und erläutert. Die der Beschreibung und der Zeichnung zu entnehmenden Merkmale können bei anderen Ausführungsformen der Erfindung einzeln für sich oder zu mehreren in beliebiger Kombination Anwendung finden. Es zeigen:

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Fig. 1 eine vereinfachte Draufsicht auf eine integrierte Schaltung großen Maßstabs (LSI), welche eine digitale Universalschaltung nach der Erfindung bildet,

Fig. 2 das Schaltbild einer wandelbaren digitalen Universalzelle nach der Erfindung,

Fig.3a das Schaltbild eines peripheren Stromschaltkreises, der in der Universalschaltung nach Fig. 1 Verwendung findet,

Fig.3b das Logik-Symbol, welches den Stromschaltkreis nach Fig. 3a repräsentiert,

Fig. if eine Tabelle, welche die verschiedenen Klassen der grundlegenden Logikschaltungen und wählbare Variationen angibt, die nach der Erfindung realisierbar sind,

Fig. 5 ein vereinfachtes Schaltbild der wandelbaren Universalzelle nach Fig. 2,

Fig. 6 ein vereinfachtes Schaltbild der Universalzelle, die mit wählbaren ersten Verbindungen versehen ist, die ein Basis-Flipflop ergeben,

Fig· 7 Logik-Diagramme, welche die möglichen Schaltungsvarianten veranschaulichen, die unter Verwendung des Bads-Flipflop nach Fig. 6 herstellbar sind,

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Fig. λ-j ein vereinfachtes Schaltbild eines Teiles der wählbaren Schaltungsanordnung nach Fig. 12,

Fig. I^ ein vereinfachtes Schaltbild der Univeraalzelle nach Fig. 5 mit wählbaren Verbindungen zur Realisierung eines Dreifach-Strornschaltkreises,

Fig. 15 ein Logik-Diagramm, das den Ausgangs-Anschlußbereich und die Lastzellen-Verwendung des Dreifach-Stromschalters nach Fig. 1/+. veranschaulicht,

Fig. 16a

bis 16c Darstellungen, welche gemeinsam die verschiedenen Kombinationen der Lactzellen-Verbindungcn veranschaulichen, welche die Logik-Schaltungen nach Fig. 15 ermöglichen,

Fig. 17 ein vereinfachtes Schaltbild der Univorsalzelle mit primären und sekundären wählbaren Verbindungen, die eine beispielhafte Ausführungsform eines universellen Schaltnetzes ergeben,

Fig. l8 das Logik-Diagramm des Schaltnetzes nach Fig. und

Fig. 19 ein Logik-Diagramm, welches das Schaltnetz nach Fig. 17 in einer anderen Darstellungsweise veranschaulicht.

Fig. 1 veranschaulicht eine stark vereinfachte Draufsicht auf eine umfangreiche integrierte Schaltung (LSI), die

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cine digitale Universalschaltung (UDA) nach der Erfindung darstellt. Die quadratische Umrißlinie 100 stellt das Halbleiter-Substrat dar. Innerhalb dieses Halbleiter-Substrates ist durch gestrichelte Linien eine Anzahl kleinerer Quadrate dargestellt, die mit U1 bis U36 bezeichnet sind. Diese Quadrate veranschaulichen Bereiche oder Zellen,innerhalb der Universalschaltung. Jede der Zellen U1 bis U36 wird zweckmäßig als digitale Universalzelle (UDC) bezeichnet. Abgesehen von Unterschieden, die nachstehend näher beschrieben v/erden, sind diese Universalzellon im wesentlichen identisch. Wie ebenfalls nachstehend im einzelnen beschrieben wird, ist es möglich, durch wählbare Verbindungen aus der Universalschaltung einen nach Kundenv/unsch konfektionierten LSI-Chip herzustellen. Eg versteht sich, daß der in Fig. 1 dargestellte UDA-Aufbau mit 36 Zellen nur zur Erläuterung der !Erfindung gewählt wurde. Typische Universalschaltungen können jeden brauchbaren und verwirklichbaren Anfall von Universalzellen umfassen.

Wie aus Fig. 1 ersichtlich, grenzen bei der vereinfachten UDA an die UDCs ein oberer Bereich 101 und ein unterer Bereich 102 für noch zu beschrd_bende Hilfsschaltungselemente an. Diese Hilfsschaltungen sind zunächst nicht mit irgendeiner bestimmten Universalzelle verbunden. Endlich ist eine Vielzahl von Kontaktflecken 103 vorgesehen, welche die Universalschaltung mit Abstand vollständig umgeben. Bei diesen Kontaktflecken handelt es sich um leitende Bereiche, die dazu bestimmt sind, die Zufuhr von Versorgungsspannungen sowie die Zu- und Abfuhr von Signalspannungen von der UDA zu erleichtern. Heben ausgewählten Kontaktflecken sind Eingangswiderctände 10i| angeordnet.

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Die nach der Erfindung ausgebildete UDA umfaßt demnach eine Anzahl digitaler Universalzellen, die im Folgenden anhand Fig. 2 beschrieben werden, sowie davon getrennte Stromschaltzellen, wie sie in den Fign. 3a· und 3b dargestellt sind, und eine Anzahl sog. Emitterfolger-Ausgangstransistoren, die alle in die LSI-Schaltung einbezogen sind. Eine UDC besteht ihrerseits aus einem speziellen Satz aus Bauelementen, deren Funktion und Wirkungsweise durch bestimmte, wählbare Verbindungen programmierbar sind. Y/ie bereits vorher angegeben, kann eine UDC selbst als einzelne integrierte Schaltung verwendet werden, jedoch ist es zweckmäßiger, sie in einer LSI-3chaltung zu verwenden, wie beispielsweise einer UDA,

Die wandelbare UDC kann wahlweise so beschaltet werden, daß sie eine von drei verschiedenen, grundlegenden ECL-Schaltungen darstellt. Dabei handelt es sich um Flipflops, Dreifach-Stromschalter und ein zweistufiges Schaltnetz (two-level series gated Universal Logic Gate ULG). Diese Grundschaltungen werden aus der Urform der UDA nach Fig. 1 mit Hilfe eines ersten ausgewählten Satzes eines zweilagigen Metallisierungsmusters hergestellt, welches Abschnitte der wandelbaren Schaltungsanordnungen untereinander, mit anderen und mit Hilfskrcisen am Rand des Chips verbindet. Getrennte verschiedene Ausführungsformen der einzelnen Grundochaltungen können v/eiterhin durch einen zweiten Satz von Verbindungen hergestellt werden, die entweder Teil der ersten oder zweiton Metallisationsschicht oder auch von beiden Schichten sein können. In jedem Fall ist es möglich, die gewünschte Grundschaltung oder spezielle Varianten davon mit Hilfe von nur zwei Metallisierungsschichten auf der Ausgangs-UDA herzustellen.

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In Fig. 2 ist das Schaltbild einer wandelbaren Universalzcllo schematisch dargestellt. Die UDC besteht aus einem Vorspannkreis sowie Transistoren und Widerständen, die in den drei verschiedenen Grundtypen der Zelle in Abhängigkeit von den späteren Verbindungen verschiedenen Zwecken dienen· Ein typischer Vorspannungskreis, von dessen Elementen die meisten bereits verbunden sind, ist in dem gestrichelten Block am unteren Rand der Fig. 2 dargestellt. Abgesehen von der Ausnahme bei noch zu boschreibenden Anwendungen mit steuernden und gesteuerte Flipflops (master/slave flip-flop applications) bleibt der Vorspannkreis 200 der Schaltungsanordnung nach Fig. 2 ungeachtet der für die jeweilige Zelle getroffenen Wahl unverändert,

;in einziger Spannungsteiler, der Widerstände R2.I+, R2.3, Rl 9, K¹Ib¹, R28 und Dioden CR^ und CRi? umfaßt, wird von zwei benachbarten Zollen geteilt, beispielsweise von UI und U2 oder U3 und U^ usw. in Fig. 1, Die von dem Vorspannkrois erzeugten Spannungen werden zur Verwendung in jeder Zelle mittels zusätzlicher Bauelemente der Vorspannltreiso gepuffert. Diese umfassen einen Transistor Q23, deren Emit'cr bei manchen Anwendungen, die von speziollen verdrahteten UND-Verknüpfungen Gebrauch machon, Klemmspannungen zum Festlegen der logischen Niveaus liefern. Weiterhin werden gepufferte Bezugsspannungen VRl und VR2M am Emitter des Transistors Q2^ bzw, am Kollektor des Transistors Q7 zur Vorfügung gestellt. Eine weitere gepufferte Bezugsspannung VR2S steht am Kollektor des Transistors Q7 zur Verfügung, Durch eine wählbare Verbindung des Widerstandes 1Π2 kann eine andere Bezugsspannung am Emitter dos Transistors Q? erhalten werden, die dazu

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dient, die Stromstärke der in den Universalzellen enthaltenen Stromquellen einzustellen, wie es nachstehend erläutert wird. Es ist erneut zu betonen, daß der Vorspannkreis 200 nach Fig· 2 lediglich ein zur Erläuterung gewähltes Beispiel darstellt und das andere Vorspannkreise mit abweichendem Aufbau leicht entworfen v/erden können. Andere Vorspannkreise können, je nach dem gewählten Aufbau, auch von einer größeren Anzahl von Universalzellen gemeinsam benutzt werden.

Fig. 2 zeigt weiterhin drei Lasttransistoren Ql6, QI7 und Q18 und drei zugeordnete Lastwiderstände R20, R 21 und R22. In der wandelbaren Schaltung sind die Kollektoren der Transistoren Q16, Ql7, Q18, Q23 und Q2A sowie jeweils ein Ende der Widerstände R20 bJsR23 an eine primäre Spannungsquelle VCC angeschlossen. Die Lasttransistoren und Lastwiderstände können zusammen als Lastzellenbereich der UDC bezeichnet werden.

Dicht unterhalb des Lastzellenbereiches sind in Fig. 2 mehrere Transistoren dargestellt, von denen einige miteinander verbunden sind, so daß sie parallele Strompfade bilden. Die Transistoren Q3, Q*i-, Q!; und Q6 sind zu einer sog. Vierfach-ODER-Gruppe mit getrennten Basen (quad-OR multi-base configuration) verbunden. In gleicher Weise bilden die Transistoren Ql9, Q20, Q21 und Q22 eine Vierfach-ODER-Gruppe. Die Transistoren Q11 und Q12 sowie Q15 und Qli+ bilden jeweils eine Zweifach-ODSR-Gruppe mit getrennten Basen. Die Transistoren Q10 und QI5 sind in der wandelbaren UDC unverbunden.

Im nächst niederen Niveau der wandelbaren UDC sind zwei Transistoren Q2 und Q8 dargestellt. Der Kollektor des

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Transistors Q2 ist über einen Klommwiderstand R9 mit der geraeinsamen Potentialquelle VEE verbunden. Der Emitter des Transistors Q2 ist mit dem Kollektor eines Transistors Q1 verbunden· Der Transistor Q8 ist in Fig,2 ohne Verbindungen dargestellt, obwohl ein zweiter Klenmwiderstand R1O vorgesehen ist, der in noch zu beschreibender Weise verwendet werden kann» Der zwischen den Emitter des Transistors Q2 und das gemeinsame Potential ViJj] geschaltete Transistor Q1 dient gewöhnlich als Stromquelle bei denjenigen speziellen Anwendungen, bei denen eine stromquelle zwischen den Emittern der Transistoren Q2 und Q8 und Masse benötigt wird.

Die Vorwendung von Klemmwiderständcn, wie sie als Widerstände K9 und R1O vorgesehen sind, zur Injektion eines Ruhestromes am Cascodeknoten folgt den Lehren der US-PS 5 925 691· Grundsätzlich wird die Injektion eines Ruhestromes vorzugsweise bei der Ausbildung der UCD als Flipflop oder als universelles Schaltnetz verwendet, um die Arbeitsgeschwindigkeit zu erhöhen.

Weiterhin umfaßt die UDC Widerstände R6, R?, R8 und RlZj-, die jeweils mit einem Ende an das Potential VEE angeschlossen sind. Weiterhin sind in Fig. 2 eine nichtangeschlossene Diode CR1 sowie Widerstände Rj> und Ri+ dargestellt, von denen nur R/f mit einem Ende an VEE angeschlossen ist. Diese Kombination von Bauelementen wird bei Bedarf verwendet, wenn bei speziellen Ausführungsformen eine Verschiebung gewisser Spannungspegel erforderlich ist, wie es nachstehend beschrieben wird ·

Die Fign. 3a und 3b zeigen das schematische Schaltbild und das Logik-Diagraiura einer sog. peripheren oder

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Hilfs-Stromschaltzelle. Eine Anzahl solcher Stromschaltzellcn sind in den oberen und unteren Bereichen 101 und 102 der UDA angeordnet, wie es in Fig. 1 dargestellt 1st« Je nach Art der jeweils verwendeten Verbindungen sind die peripheren Stromschaltzellen mit den UDC-Stromschaltern oder Cascodekreisen UND-ODER-verknüpft, wie es ebenfalls nachstehend erläutert wird.

Wie Fig. 3a zeigt, enthält die Schaltungsanordnung einen Vorspannkreis zur Erzeugung einer Bezugsspannung VRI. Es können viele ähnliche Vorspannkreise benutzt werden. Der in Fig. 3a dargestellte Kreis ist nur ein zur Erläuterung gewähltes Beispiel, Die Bezugsspannung VR1 wird der Basis eines ersten Transistors eines Stromschalt-Transistorpaares zugeführt. Der andere Transistor dieses Paares ist als Vierfach-ODER-Gruppe dargestellt, deren verschiedene Basen bei Bedarf verwendet werden können, indem die wählbaren Emitterverbindungen hergestellt v/erden. Die Schaltungsanordnung umfaßt auch Lastwiderstände R^ und Emitterfolger-Transistoren Q_L, die in verschiedenen Kombinationen angeschlossen v/erden können, um spezielle Ausgangsschaltungen zu bilden. Zur Verwendung als Eingänge sind ferner Niederhalt-Widerstände Rp vorgesehen.

Wie im Fall der UDC nach Fig. 2 werden die wenigen Verbindungen, die erforderlich sind, um der peripheren Stromschaltzelle nach Fig. j>a. den gewünschten Aufbau zu geben, mit Hilfe eines zweischichtigen Metallisierungsmusters bei der LSI-Fabrikation hergestellt. Wenn als Stromschalter mit mehreren Eingängen beschaltet, gilt für die Stromschaltzelle das in Fig. ~5b dargestellte Logik-Diagramm mit vier Eingängen und komplementären Ausgängen.

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Die Tabelle nach Fig. k veranschaulicht die verschiedenen Grundtypen und deren wählbare Varianten, die mit jeder digitalen Universalzelle innerhalb der Universalschaltung verwirklicht werden können. Die wandelbare digitale Universalzelle ist durch den oberen Kasten repräsentiert. In der nächsten Zeile der Fig. l± sind die drei Grundschaltungen angegeben, welche unter Verwendung der Universalzelle verwirklicht werden können. Es handelt sich dabei um Flipflops, Stromschaltor und Cascode-Schaltnetze. Es sei erwähnt, daß das Flipflop, obwohl es als ein Grundtyp betrachtet wird, entweder für steuernden oder gesteuerten Betrieb eingerichtet werden kann« Weiterhin v/erden bei der Konfektionierung der Universalzelle als Stromschalter drei getrennte und voneinander unabhängige Stromschalt-Emitterfolger erhalten. Komplexere Logik-Funktionen werden verwirklicht, indem die primären wählbaren Verbindungen benutzt werden, um die Cascodezellcn eines Universal-Schaltnetzes (ULG) zu bilden.

Jeder der drei Grundtypen kann durch selektive Anwendung der zv/oiton wählbaren Verbindungen näher bestimmt werden, um die zahlreichen speziellen Schaltungsanordnungen herzustellen, die in Fig. 4 aufgeführt sind. Obwohl die verschiedenen möglichen Schaltungen, die mittels des sekundären Satzes der wählbaren Verbindungen realisierbar sind, einzeln im Detail beschrieben v/erden, kann man sie zwei allgemeinen Gruppen zuordnen. Die erste Gruppe wählbarer Schaltungen betrifft Wahlmöglichkeiten bezüglich aufeinanderfolgender Operationen, während die zweite Gruppe die Wahlmöglichkeit für asynchrone oder kombinierte Operationen umfaßt.

Mc· verschiedenen 'Jahlmöglichkeiton, welche sich auf

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aufeinanderfolgende Operationen beziehen, sind in dem linken unteren Kasten der Fig. i\ angegeben. Grundsätzlich umfassen diese Wahlmöglichkeiten

1· die Zurverfügungstellung mehrerer Eingänge für Taktsignale und Daten, wobei es sich um ODER-verknüpfte Einzeleingänge handelt,

2, die Zurverfügungstellung eines Differenzeinganges entweder für Takt- oder Datensignale,

3· die Schaffung von asynchronen Stell- und Rückstelleingängen, die es erlauben, den Flipflop-Zustand zwischen Zustandswechseln des Taktsignales zu ändern,

4. das Filtern von Takt- und Pegelschiebesignalen und

5. das Puffern und Pegelschieben des Taktsignales zur Weiterleitung an folgende Kreise an beliebiger Stelle der Universalschaltung.

Die Kombinations-Wahlmöglichkeiten sind in den übrigen Kästen der Fig. k angegeben.

Allgemein stehen mehrere ODER-Eingänge durch die Verwendung von Eingangstransistoren mit mehreren Basen zur Verfügung« Hardwarefreie oder leistungsfreie Logik-Funktionen können an den Ausgängen der UDC durch die Verwendung von verdrahtetem UND- oder ODER-Verknüpfungen erzeugt werden. Lastzellen stehen zur Verfugung, die Wahlmöglichkeiten einschließlich Spannungsklemmen zur Verwendung in verdrahteten UND-Verknüpfungen mehrerer Zellen, Lastwiderstände zur Umwandlung der Ausgangsströme

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in Spannungen auf ECL-Pegel und Emitterfolge zur Pegelverschiehing und Pufferung der Ausgangssignale, wodurch die richtige Ansteuerung folgender Zustände gewährleistet ist, umfassen. Ausgänge der Universalschaltung werden durch die Verbindung eines Lastzellen-Widerstandes mit einem Leistungs-Emitterfolger-Transistor hergestellt. Ein Ausgangs-Emitter-Folger kann anstelle eines internen Emitterfolgers der zugeordneten digitalen Universalzelle angeschlossen werden. Bei Bedarf könne stattdessen auch der interne und der externe Emitterfolger zueinander parallel geschaltet werden.

Wie oben angegeben, kann die Wahl unter diesen verschiedenen Möglichkeiten durch entsprechende Gestaltung des zweiten Satzes der wählbaren Verbindungen getroffen werden. Die verschiedenen Wahlmöglichkeiten werden noch einzeln behandelt.

Fig. 5 zeigt eine vereinfachte schematische Darstellung der wandelbaren UDC, die derart umgezeichnet worden ist, daß die Beschreibung der wählbaren Verbindungen vereinfacht ist, welche erforderlich sind, um die verschiedenen Primärschaltungen und deren mögliche Varianten zu realisieren. In Fig. 5 wurde der Vorspannkreis durch Spannungsgeneratoren VCLAMP, VRI, VR2M und VR2S ersetzt. Es wurde jedoch der Klemmtrand.stor Q23, der nicht eigentlich einen Teil des Vorspannkreises bildet, beibehalten und von Fig. 2 nach Fig. 5 übernommen. Soweit zweckmäßig, wurden die Bezugsziffern von Fig. 2 in Fig. 5 übernommen, um gleiche Schaltelemente zu bezeichnen. Die Transistorgruppen Q3 bis Q6, Q 19 bis Q22 und QI1 bis QH sind in Fig. 5 als einfache Transistoren Q3¹, Q19' und Q11' dargestellt. Die Fortlassung der

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mehreren ODBR-Eingänge erfolgte nur aus ötinden der Vereiifachung, und es versteht sich, daß Mehrfach-liingänge allgemein für diese mehrere Basen aufweisenden Transistoren zu erwarten und tatsächlich auch notwendig sind, um manche der möglichen, noch zu beschreibenden Schaltungsanordnungen zu realisieren. Weiterhin wurde in Fig. 5 der Transistor Ql als Stromquelle 150 dargestellt. Die Klemmwiderstände R9 und RIO wurden ebenso fortgelassen wie die verschiedenen Niederhalt-Widerstände. Es versteht sich jedoch, daß diese Komponenten benutzt werden und ihre Fortlassung in dem vereinfachten Schaltbild nach Fig. 5 nur den Zweck hat, die Funktionsbeschreibung zu vereinfachen.

Die Anschlüsse, die zur Herstellung der verschiedenen wählbaren Verbindungen dienen, sind in Fig. 5 willkürlich auf drei verschiedene Verbindungsbereiche verteilt. Diese Verbindungsbereiche werden durch die mittels gestrichelter Linien dargestellten Kästen veranschaulicht und sind mit Bereich "A", Bereich "B" und Bereich "C" bezeichnet. Die willkürliche Bezeichnung dieser Bereiche wurde ebenfalls nur zur Erleichterung der folgenden Boschreibung gewählt. Allgemein werden jedoch die Eingangs- und Taktverbindungen zu Anschlüssen im Bereich "A" hergestellt, wogegen Ausgangsverbindungen mit Hilfe von Anschlüssen im Bereich ¹¹B" hergestellt werden.

Die verschiedenen Anschlüsse innerhalb jedes Verbindungsbereiches sind ebenfalls numeriert worden, um die folgende Beschreibung zu erleichtern. Die Anschlüsse im Bereich ¹¹A" sind durchlaufend von 1 bis 13 numeriert, während die Anschlüsse im Bereich ¹¹B" von 20 bis h,\ und diejenigen im Bereich "C" von 50 bis 61 numeriert sind.

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Für die folgende Beschreibung kann man sich die Universalzelle als aus diskreten Schalungselementen aufgebaut denken, die mittels Drahtbrücken verbindbar sind. In der Praxis ist jedoch eine solche digitale Universalzelle vorzugsweise als Teil einer digitalen Universalschaltung realisiert, und es werden die Verbindungen selektiv durch Metallisierungsrauster hergestellt, die auf ein Halbleitersubstrat aufgebracht werden.

In jedem Fall kann die Flipflop-Grundschaltung, ausgehend von der wandelbaren Universalzelle nach Fig. 5> hergestellt werden, indem sie in der in Fig. 6 dargestellten Weise modifiziert wird. Auch hier wurden wieder, soweit zweckmäßig, gleiche Bezugsziffern von den Fign, 2 und übernommen, um gleiche Bauelemente zu bezeichnen. Zur Herstellung des Flipflop nach Fig. 6 wurden in dem Bereich "A" mehrere Verbindungen hergestellt. Zunächst wurde der Takteingang CLK mit der Basis des Transistors Q3¹ mittels des Anschlusses 1 verbunden. Der mit DATA bezeichnete Dateneingang wird mit der Basis des Transistors Q11' über den Anschluß 2 verbunden. Die der Pegelverschiebung dienende Stufe wird durch Verbinden der Anschlüsse 7 - 8, 9- 10 und 11 - 12 im Bereich ¹¹A" vervollständigt, wodurch die Diode DR1 und die Widerstände R3 und RZf in Serie geschaltet werden. Die Bezugsspannung VR1 wird der Basis des Transistors Q10' zugeführt, indem die Verbindung zwischen den Anschlüssen 5-6 hergestellt wird.

Die Transistoren Q2 und Q8 werden durch selektive Verbindung von Anschlüssen im Bereich ¹¹C" als unteres Stromschaltpaar angeschlossen. Dies bedeutet, daß die Emitter der Transistoren Q2 und Q8 miteinander und zugleich mit der

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Stromquelle 150 verbunden v/erden. Die Collectoren der Transistoren Q2 und Q8 werden jeweils mit den gemeinsamen Knoten der oberen Stromschaltpaare verbunden, die von den Transistoren Q11' und Q10¹ bzw. Ql5« und Ql9' gebildet werden. Der Basis des Transistors QS des unteren Stromschaltpaares wird eine Bezugsspannung zugeführt, indem der Anschluß 54 entweder mit VR2M oder VR2S verbunden wird, je nachdem ob es sich um ein steuerndes Flipflop (Master) oder um ein gesteuertes Flipflop (Slave) handeln soll. Die zweite Möglichkeit ist in Fig. 6 durch die gestrichelte Linie angedeutet, welche die Anschlüsse 54 und 57 verbindet.

Im Verbindungsbereich "B" ist der Collector des Takt-Eingangstransistors Q3¹ mit VCC verbunden. Die Transistoren des oberen Stromschaltpaares sind, wie bei Flipflops üblich, kreuzweise verbunden, und es sind die Collectoren von Q11 · und Q15¹ mit dem Eingang einer Lastaelle verbunden, die beispielsweise von dem Lasttransistor QIb und dem Lastv/iderstand R20 gebildet wird. Der Ausgang der Lastzelle Q16, der dem Q-Ausgang des Flipflop bildet, ist über R? mit VEE und außerdem mit der Basis des Transistors Q19¹ verbunden. Die Collectoren der Transistoren Q10¹ und Q19¹ sind miteinander und mit der Lastzelle verbunden, die aus dem Transistor Ql8 und dem Widerstand R22 besteht. Der Emitterausgang des Lasttransistors Ql8 bildet den Ausgang Q und ist in einer der anderen Lastzelle entsprechenden Weise über R6 mit VRE und außerdem überkreuz mit der Basis des Transistors Rl5 verbunden. Die in Fig. 6 veranschaulichten speziellen Lastzellen-Verbindungen sind typisch, jedoch nicht die allein möglichen. Andere äquivalente Verbindungen der oberen Stromschalt-Transistoren mit den Lastzellen können in der UDC

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verwirklicht werden, um funktionell gleiche Flipflops zu verwirklichen.

Das Flipflop nach Fig. 6 ist demnach durch Wahl der ersten oder primären Verbindungen gestaltet worden. Es arbeitet als Pegelgetriggertes D-Latch (Auffang-Flipflop) mit Daten- und Takteingängen und Q-und ^-Ausgängen. Die grundlegende Verriegelung der Flipflops wird von den Transistoren Q15¹ und Ql9' gebildet, welche über die Emitterfolger-Lasttransistoren Q16 und Q18 Uberkreuz gekoppelt sind. Die Latch-Operation ist für ein steuerndes (Master) Flipflop dargestellt, bei dem die Basis des Transistors Q8 mit der Spannungsquelle VR2M mittels der Anschlüsse 3h und 56 verbunden ist.

Fig. 7 zeigt das Logik-Diagramm des Basis-Flipflop nach Fig. 6 mit den zugeordneten Eingangs-Gliedern und dem PegelGchiebekreis. In Fig. 7 ist das Flipflop durch einen Block 170 mit D- und Π-Eingängen sowie Q- und ÜJ-Ausgang en. Die Spannungen VR1 und VR2 stehen an Anschlüssen am unteren Rand des Blockes 170 zur Verfugung. Dort befinden sich auch die Takteingänge CLK und CLK. Die beiden, jeweils vier Eingänge aufweisenden ODER-Glieder 171 und 172 veranschaulichen die mehrbasigen Transistoren Q3 bis Q5 (Q3·) und Q11 bis QHf (Q11¹). Bei der Basis-Ausführung nach Fig. 6 ist nur ein Dateneingang und nur ein Takteingang dargestellt. Bei dem Logikdiagramm nach Fig. 6 entspricht der CLK-Eingang des Flipflop 1?0 tatsächlich dem pegelverschobenen oder LS-Eingang. Dies entspricht einer Verbindung der Anschlüsse 9 - 10 im Bereich "A" in Fig. 6. Wie in Fig. 6 dargestellt, steht ein im Pegel verschobener Taktausgang zur Verfügung, um bei Bedarf zusätzliche Stufen antreiben zu können.

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Wie Fig. 7 weiterhin zeigt, wird die Bezugsspannung VR1 dem U-Eingang des Flipflop 170 zugeführt. Dies entspricht der Verbindung der Anschlüsse 5-6 zwischen VR1 und der Basis von Q10¹ in Fig. 6. Weiterhin wird, wie dargestellt, die Bezugsspannung VR2 dem Takteingang CLK zugeführt. Dies entspricht der Verbindung dieser Bezugsspannung mit der Basis des Transistors Q8. Wie vorstehend angegeben, kann die Bezugsspannung VR2 einen von zwei verschiedenen Werten haben, die bei einer ECL-Schaltung um etwa 100 mV voneinander verschieden sind. Diese kleine Differenz zwischen den beiden Bezugsspannungen VR2M und VR2S ist für einen steuernden oder gesteuerten Betrieb erforderlich.

Wie aus der Tabelle nach Fig. k hervorgeht, erlaubt das Basis-Flipflop nach den Fign, 6 und 7 eine Anzahl von Wahlmöglichkeiten. Die selektive Verwendung von sekundären, wählbaren Verbindungen zur Verwirklichung der gewählten Möglichkeit sind im einzelnen in den Logik-Diagrammen nach den Fign. 3 bis 13 dargestellt. Diese Wahlmöglichkeiten können auch unter weiterer Bezugnahme auf die Diagramme nach den Fign. 2, 3a und 6 beschrieben werden. Die erste der drei Wahlmöglichkeiten, die in der Tabelle nach Fig. ^ für das Basis-Flipflop angegeben sind, betreffen die mögliche Anordnung von mehreren parallelen Ausgängen, mehreren ODER-νerknüpften Takteingängen oder mehreren ODER-verknüpften Datcneingängon. Diese Wahlmöglichkeiten sind in dem Logik-Diagramm nach Fig. 8 dargestellt, die auch toil\voi;:o ein Schaltbild widorgibL.

Das Vorhandensein mehrerer paralleler Ausgänge ist in Fig.8 durch die Emitterfolger-Transistoren 1B¹O und 181 veranschaulicht, deren Basen mit dem Q-Ausgang des Flipflop und deren Collectoren mit der Spannungsquelle VCC verbunden

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sind. Die parallelen Ausgangssignale werden von den Emittern dieser Transistoren abgeleitet. Wie dargestellt, kann der Transistor 18O von einem der Lasttransistoren der UDC gebildet werden, beispielsweise dem Transistor QI7, aber auch von dem Lasttransistor einer in der Universalschaltung benachbarten UDC oder von einem der Emitterfolger Q,, die zu den peripheren Schaltern gehören, wie es Fig. 3a zeigt. Der Transistor 181 ist als einer der Leistungs-Ausgaigs-Transistoren dargestellt, die, wie oben angegeben, am oberen und unteren Rand der Universalschaltung angeordnet sind. Es ist offensichtlich, daß bei Bedarf weiterer Ausgangstransistoren benutzt werden können und daß ebenfalls weitere Ausgangstransistcren dazu dienen können, bei Bedarf mehrere φ-Ausgänge zu bilden.

Die erste Wahlmöglichkeit gestattet die Verteilung des Latch-Ausgangsignales auf andere Zellen der Universalschaltung durch einen zusätzlichen, inneren Emitterfolger, Diese Konfiguration wird bei einer stärkeren Verzweigung am Ausgang des Flipflop ohne erhebliche Vergrößerung der Regenerationszeit benutzt. Eine andere Anwendung dieser Möglichkeit besteht darin, voneinander unabhängige, parallele Ausgangssignale für verdrahtete ODER-Verbindungen zu liefern. Wenn verdrahtete ODER-Verbindungen benutzt werden, könnte ein direkter Zugang zum Emitter des Lasttransistors Ql6 oder des Emitterfolgers QJ 8 das Einschreiben unerwünschter Daten in das Flipflop zur Folge haben, weil äußere Signale einem der Regenerations-Belastungen des Latch zugeführt würden. Um dies zu verhindern, wird gemäß dieser Möglichkeit ein paralleler Emitterfolger angeschlossen, um dem Knoten der verdrahteten ODER-Verknüpfung ein Signal zuzuführen.

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Die Möglichkeit, mehrere ODER-verknüpfte Eingänge benutzen zu können, erhöht die Fähigkeit zur logischen ODER-Ver- knüpfung von Eingangssignalen des Flipflop ohne zusätzlichen Leistungsbedarf oder nennenswerte Signalverzögerung. Diese Fähigkeit wird durch die Verwendung zusätzlicher Eingangstransistoren erreicht, nämlich einen für jedes an der ODER- Verknüpfung beteiligtes Signal, bis zu einem Maximum von vier Eingangssignalen· Die ODER-Verknüpfung wird erreicht durch den Anschluß zusätzlicher Eingangsleitungen an den Basen der k- fach ODER-Gruppen, welche von den Takt- und Daten-Eingangstransistoren Q3¹ bzw, QI1' gebildet werden. Wie oben angegeben, sind diese Transistoren Q3¹ und Ql1· mehrbasige Transistoren, die mehrere Basisübergänge aufweisen, welche zur ODER-Verknüpfung mehrerer Eingangs- signalo zur Verfügung stehen. Diese mehreren Basiseingänge wurden in dem schematischen Diagramm nach Fig. 6 fortgelassen, sind jedoch in Fig. 8 als Eingänge der jeweils vier Eingänge aufweisenden ODER-Glieder 171 und 172 dargestellt, welche den D-Eingang bzw. den Taktpegel-Schiebekreis 173 speisen.

Eine andere in der Tabelle nach Fig. i\ unter dem Bais-Flipflop angegebene Wahlmöglichkeit besteht in einem Stell- und Rückstellbetrieb. Diese Wahlmöglichkeit ist in Fig. 9 veranschaulicht, wo am oberen Rand des Blockes 170 S- und R-Eingänge eingezeichnet sind. Die Z- und R-Eingänge für Stell- und Rückstell-Signale werden zu ODER-Eingängen an sekundären Basen der Transistoren Q19¹ und Ql5* ausgeführt.

Die Stell/Rückstellfunktion ermöglicht es, dem Flipflop asynchrone Stell- und Rückstellsignale zuzuführen. Die in diesem Fall hinzugefügten Transistoren liegen parallel zu

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den Verriegelungs-Transistoren des Basis-Flipflop und können daher dazu benutzt v/erden, die normale Verriegelunß'soperation zu überspielen. Es sei jedoch bemerkt, daß diese asynchronen S- und R-iiingangssignale keine Wirkung haben, wenn der untere Stromschalter, der aus den Transistoren Q3 und Q2 besteht, den Strom von dem Verriegelungsauf de;! Dateneingangs-Stromschaltabschnitt umgeschaltet hat, der auf den Transistoren Q11' und Q1O¹ besteht. Demgemäß sind die Stell- und !!tickstelleingänge unwirksam, wenn im Fall des steuernden Flipflop (Master) das Taktsignal niedrig und im Fall eines gesteuerten Flipflop (Slave) das Taktsignal hoch ist.

Zwei weitere, in der Tabelle nach Fig. l\ angegebene Wahlmöglichkeiten betreffen die Verwendung von Differenzsignalen am Daten- bzw. Takteingang. Wenn diese Wahlmöglichkeiten benutzt werden, können deutlich verbesserte Ubergangseigenschaften erzielt werden. Diese Verbesserung ist jedoch nicht ohne den Nachteil erzielbar, daß im Vergleich mit der oben beschriebenen Verwendung einfacher Eingangssignale die doppelte Anzahl an Leitungen zur 3ignalführung benötigt werden. Es ist auch die Verwendung von logischen ODER-Eingängen ausgeschlossen, die sonst in Verbindung mit mehrfachen Takt- oder Dateneingängen zur Verfugung stehen. Die Möglichkeit der Verwendung von Differenzdaten ist in dem Logik-Diagramm nach Fig. 10 dargestellt. Die Differenzdaten werden den D- und D~-Eingängen des Flipflop 170 zugeführt. Dabei ist das Mehrfach ODER-Glied 171 von der übrigen Schaltung getrennt. Zur Ausführung dieser Möglichkeit v/ird die Verbindung zwischen den Anschlüssen i? - 6 in Fig. 6 eliminiert, und es werden die Differenzdaton an die Basen der Transistoren Q11¹ und OJO¹ angelegt. Dies bedeutet, daß der Anschluß

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der D-i/lingang bleibt und der Anschluß ^l) den D-Eirt; ang bildet. Im Fall dor Wahl von Differenz-Datcneingängen werden die Transistoren QlI¹ und Q1O¹ vorzugsweise als einbasige Transistoren ausgeführt.

Fig. 10 veranschaulicht auch die Möglichkeit der Anwendung eines im Pegel verschobenen Takt signals. Bei Ausnutzung dieser Möglichkeit kann ein im Pegel verschobenes Taktsignal, das beispielsweise von einer anderen Zelle der Universalschaltung abgeleitet sein kann, dem CLK-Eingang des Flipflop 170 zugeführt werden. In diesem Fall wurde der Pegel des Taktsignals bereits auf den logischen Pegel verschoben, der erforderlich ist, um den Takt-Eingangstransistor Q2 zu steuern, und es v/erden infolgedessen der Pegelschiebekreis 173 und sein Eingangs-ODER-Glied 172 nicht benötigt. Die Wahl dieser Funktion erfolgt in Fig. 6 durch Fortlassen der wählbaren Verbindungen zwischen den Anschlüssen 9-10 und 11-12 sowie durch Zuführen des im Pegel verschobenen Taktsignals LS CLK zum Eingangs-Anschluß 9.

Die Anwendung eines Differenz-Taktsignals ist in dem Logik-Diagramm nach Fig. 11 veranschaulicht. Wie Fig.11 zeigt, wird ein im Pegel verschobenes Differenz-Taktsignal den Eingängen CLK und CÜC des Flipflop 170 zugeführt. Wie bereits oben erwähnt, werden der Pegelschiebekreis 173 und das mehrere Anschlüsse aufweisende ODER-Eingangsglied 172 nicht benutzt. Auch hier wieder wird diese Möglichkeit in der Schaltungsanordnung nach Fig. 7 dadurch ausgewählt, daß das Differenz-Taktsignal den Basen der Transistoren Q2 und Q8 zugeführt wird. Dies erfolgt mittels der Anschlüsse 9 und 3k in den Bereichen "A" bzw. "C". Wenn diese Anschlußmöglichkeit gewählt wird,

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wird die zur Pegelverschiebung dienende Spannungsteilerkette nicht hergestellt und der Bezugsspannungs-Elngang VR2 nicht angeschlossen·

Die verbleibende der in Fig, k dargestellten Flipflop-Wahlmöglichkeiten ist in dem Logik-Diagramm nach Fig.12 und mehr im einzelnen in dem schematischen Schaltbild nach Fig. 13 veranschaulicht. Gemäß Fig. 12 ist ein Tiefpaß-Filter 175 in Serie zu einem der Takteingänge des vier Anschlüsse aufweisenden ODER-Gliedes 172 geschaltet. Der Zweck des Tiefpaß-Filters besteht darin, die Anstiegszeit von Taktirapulsen zu erhöhen, die in manchen Fällen zu kurz ist. Das Tiefpaß-Filter 175 ist als einfaches RC-Glied dargestellt, dessen Widerstand in Serie zum äußeren Taktsignal und dessen Kondensator zwischen den Widerstand und VEE geschaltet ist. In der Praxis kann ein solches Tiofpaß-Filter in einer digitalen Universalschaltung durch Anwendung der in Fig. 13 dargestellten Schaltungsanordnung verwirklicht werden. Gemäß Fig. 13 bildet ein Lastwiderstand R,, wie er in der Universalschaltung zur Verfugung steht, das Widerstandselement des Filters. Der Kondensator wird von der Sperrschicht-Kapazität eines Emitterfolger-Transistors 195 gebildet, wie er als Leistungstrancistor auf dem Chip vorhanden ist und dessen Collector- und Emitter-Anschlüsse miteinander und mit einem Ende des Widerstandes R-, verbunden sind. Die Basis des Transistors 195 ist mit VEE verbunden, so daß die kombinierten Kapazitäten des Colloctor-Bacis-UbergangGs und des Emittor-Basis-Uberganges die erforderliche Kapazität für das Tiefpaß-Filter bilden.

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Allgemein kann die UDC in einer Anordnung mit steuernden und gesteuerten Flipflops (Master-Slave-Flipflop-Konfiguration) unmittelbar verwendet werden. Wie oben erwähnt, stellt ein steuerndes Flipflop Eingangsdaten fest, wenn das Taktsignal niedrig ist. Wenn das Taktsignal vom niedrigen Pegel auf den hohen Pegel übergeht, werden neue Eingangsdaten im steuernden Flipflop (Master Latch) gefangen und darin gehalten, wie das Taktsignal oben bleibt. Da bei dem gesteuerten Flipflop die Takteingänge für die unteren Stromschalter umgekehrt sind, ist das Differenz-Eingangspaar Ql1·, Q1O¹ aktiv, wenn das Taktsignal hoch ist. Ist das Taktsignal niedrig, generiert das Verriegelungs-Rückkopplungspaar Q15¹, Q19' mit den Emitterfolgern Ql6, Ql8, und es werden die Eingangsdaten bei gesteuertem Flipflop gefangen.

Ein Master-Slave-Fllpflop wird gebildet, indem der Ausgang eines Master-Latch mit dem D-Eingang eines Slave-Latch verbunden und beiden Flipflops ein gemeinsames Taktsignal zugeführt wird. Die äußeren Daten werden dem Master-Latch zugeführt, und es werden die Q- und φ-Ausgangssignale des Slave-Latch als die externen Ausgänge des Netzwerkes verwendet.

Das zwei Flipflops umfassende Netzwerk arbeitet in der folgenden Weise. Wenn das Taktsignal einen niedrigen Pegel besitzt, ist das obere Stromschalt-Eingangsdifferenz-Paar des Master-Latch aktiv und folgt dem externen Daten-Eingangssignal. Wenn das Taktsignal niedrig ist, ist das obere Stromsehalt-Rückkopplungs-Paar des Slave-Latch aktiv und hält die vorhergehenden Eingangsdaten.

Wenn das Taktsignal ansteigt, überträgt der untere

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Stromschalter des !-!actor-Latch den Schaltatrom auf das obere Stromschalt-Rückkopplungs-Paar. Hierdurch wird der D-Eingang regeneriert und gespeichert♦ Wenn das Taktsignal weiter ansteigt, wird der Schaltstrom von dem unteren Stroinschaltor des Slave-Latch übertragen. Hierdurch wird der obere Stromschaltor des Slave-Latch aktiv und zugleich das obere Stromschalt-Eückkopplungs-Paar des Slavo-Latch gesperrt« Wenn dieser Fall stattfindet, werden die nun im Ilastor-Latch gehaltenen ^riußeren Eingangsdaten durch den Slave-Latch zu den äußeren Ausgängen des Flipflop übertragen. Wenn in diesem Augenblick das Slave-Latch auslöst, ändern die Ausgänge ihren Zustand, wenn der Wert der neuen Eingangsdaten von dem Wort der Daten abweicht, die vorher vom Slave-Latch gehalten wurden.

Während das Taktsignal einen hohen Wert hat, bleibt das Master-Latch verriegelt und hält dadurch die Daten im Slave-Latch fest. Daher v/erden die Daten, auch wenn das Slave-Flipflop nicht verriegelt ist, die Ausgangssignale konstant gehalten, solange das Taktsignal hoch ist.

Wenn das Taktsignal absinkt, überträgt der untere Stromschalter im Slave-Latch-Schaltstrom zum oberen Stromschalt-Rückkopplungs-Paar des Slave-Latch. Hierdurch v/erden die vom Master-Latch gelieferten Eingangsdaten verriegelt. Wenn dann das Taktsignal weiter absinkt, überträgt der untere Stromschalter Strom vom oberen Stromschalt -jRückkopplungs-Paar des Master-Latch zum aktiven Eingangspaar. Demgemäß wird das Master-Latch freigegeben und verfolgt anschließend das äußere D-Eingangssignal,

Die Folge, bei welcher das Master-Latch verriegelt und

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dann das Master-Latch freigibt, v/enn das Taktsignal ansteigt, gewährleistet, daß das Ausgangssignal seinen Zustand nur dann ändert, wenn die neuen Daten und die zuvor gespeicherten Daten verschiff dene logische Werte haben. Die umgekehrte Folge, bei welcher das Slave-Latch verriegelt und dann das Master-Latch löst, wenn das Taktsignal abfällt, gewährleistet, daß die im Master-Latch gespeicherten Daten auf das Slave-Latch übertragen und gespeichert werden, bevor das Master-Latch auslöst, um neuen D-Eingangsdaten zu folgen.

Wie zuvor erwähnt, sind die Beziehungen, die zur Master-Latch-Folge führen, durch die Verwendung zv/eier verschiedener Bezugsspannungen VR2 für die unteren Stromsehalter in den Master- und Slave-Latches bedingt. Die Bezugsspannung VR2M, die in einem Master-Latch verwendet wird, ist um etwa 100 mV höher als die im Slave-Latch verwendete Bezügsspannung VR2S. Diese Unterschiede der VK'2-Worte werden durch die Verwendung leicht unterschiedlicher Verbindungen im Vorspannkreis erzielt. Wie in Fig. 2 dargestellt, werden für den Master-Betrieb Widerstände R13 und R12 zwischen den VRl-Knoten, nämlich den Emitter von Q2*f, und die beiden Pegelschiebe-Dioden CiO und CR2 eingeschaltot. Bei dem dargestellten, typischen Vorspannkreis vermindern diese Widerstände die Bezugsspanne VR2, die Master-Latches zugeführt wird. Hierdurch wird die Schwollenspannung vermindert, bei der das Master-Latch von der Signalverfolgung in den Speicherzustand übergeht. Bei einem Slave-Latch v/ird dagegen der Widerstand R12 fortgelassen, so daß die VR2, die dem Slave-Latch zugeführt wird, un etwa 100 mV höher ist als die dem Master-Latch zugeführte VR2. Die Differenzen zwischen den Bezugspannungen für den unteren Stromschalter gewährleisten die Master-Latch-

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Beziehung, d.h. daii bei fallender Flanke des Taktsignals ciac S lave -Latch verriegelt, bevor das Master-Latch zur Autohme neuer Daten frei wird, Es sei erneut bemerkt, daß andere Vorspannkreise benutzt v/erden können, die Möglichkeiten "ur Auswahl verschiedener Spannungen VR2M und VR2S aufweisen·

Weitere wählbare Vorbindungen erlauben die Verwendung dor Widerstünde Ro und Rl if zur Ableitung von Strömen von Ausgango-Emittorfolgern· Diese werden dazu benutzt, Verbindungsund Eingangskapazitäten nächster Stufen zu entladen.

In dem schematischon Schaltbild nach Fig. ]t± ist eine UDC zusammen mit dem primären Satz wählbarer Verbindungen dargestellt, die einen jj-fs-ch-Stromschalter ergeben, bei dem co sich um die zweite Basiskonfiguration der digitalen Universalzelle handelt» Allgemein handelt es sich bei dorn Dreifach-Stromschalter um eine Schaltungsanordnung, die drei voneinander getrennte Strornschaltcr, drei Lastzollen und den Vorspannkreis umfaßt. Der klassische ECL-Kreis, nämlich ein ODER/NOIi-Glied aus einem Stromschalt-Erait torf olger (Count-Switch-Emitter-Follower CSCF) wird gebildet, wenn zwei Lastzellen mit einem Stromschalter verbunden werden. CSEF-ODER-Glieder oder stattdessen CSSF-IIOR-Glieder können gebildet werden, wenn in Verbindung mit einem Stromschalter nur eine Lastzelle verwendet wird.

In dom vereinfachten Schaltbild nach Fig. 1 if ist ein erster Satz primärer wählbarer Verbindungen dargestellt, die zur Realisierung eines Dreifach-Stromschalters aus der wandelbaren Universalzelle führen. Zur Vereinfachung sind die

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drei getrennten Stromschaltstufen mit X, Y und Z bezeichnet. In dem Bereich "A" ist der X-Eingang mit dem Anschluß 2 und infolgedessen mit der Basis des Mehrbasis-Transistors Q11¹ verbunden. Der Y-Eingang ist mit dem Anschluß und infolgedessen mit der Basis des Transistors Ql 5' verbunden, während der Z-Eingang mit dem Anschluß 1 und infolgedessen mit der Basis des Transistors Q3' verbunden ist. Bei dieser Anordnung bilden die Transistoren Ql 1' und Q10¹ das den X-Stromsehalter bildende Transistorpaar, die Transistoren Ql5 und Q19¹ des den Y-Schalter bildende Transistorpaar und endlich die Transistoren Q3¹ und Q8 das den Z-Stromschalter bildende Transistorpaar, Es versteht sich jedoch, daß es sich hierbei nur um einο von mehreren möglichen Transistoren handelt, die zur Realisierung des Drcifach-Stromsehalters gewählt werden kann. Diese paarweise Verknüpfung von Transistoren erfolgt durch ein>; minimale Anzahl wählbarer Verbindungen, die in Fig, Hi veranschaulicht sind.

Die Besugsspannung VI"?1 wird den Basen der Transistoren QlO¹ und 019' mittels der wählbaren Verbindungen A-5-6 im Bereich "Λ" zugeführt. Im Bereich "C" wird VRl auf der Basis des Transistors Q8 zugeführt. Die Emitter der Transistorpaare, die jeweils einen der drei Stromschaltor bilden, sind durch einen eigenen Widerstand an VEE angeschlossen. Im Fall des Transistorpaares Q3', Q8 ist es der Widerstand R3, der diese Verbindung darstellt. Eine Brücke vom Anschluß 53 im Bereich "C" zum Anschluß 10 im Bereich "A" erleichtert das Herstellen dieser Verbindung, Ebenso benutzt das Transistorpaar QIl' und QlO¹ den Widerstand Rif in der dargestellten Weise durch eine V_erbindung zwischen dem Anschluß 50 im Bereich ¹¹C" und dem Anschluß im Bereich "Λ", Das Transistorpaar Ql5' und Ql9' sind mit

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Viii] durch don Widerstand VA\\ verbunden.

Die Collectorcn dor verschiedenen Transistorpaare, welche den Dreifach-Stromschalter bilden, sind im Bereich "B" nach außen geführt. Für das X-Stromschaltpaar sind die Collectoren an die Anschlüsse 21 und 22 gelegt, für das Y-Stromschaltpaar sind die Collectoren an die Anschlüsse 2i\ und 25 gelegt und für das Z-Stromschaltpaar an die Anschlüsse 20 und 53,

Die übrigen, mit wählbaren Verbindungen zu belegenden Anschlüsse im Bereich "B" sind in Fig. Ui nicht als angeschlossen dargestellt. Allgemein werden diese Verbindungen im Bereich "B" gemacht, jedoch werden aus Gründen der Klarheit diese Verbindungen anhand der Fign, 15 und 16a bis 16c beschrieben.

Wenn die digitale Universalzelle und demgemäß die digitale Universalschaltung dazu bestimmt sind, mit UCL-Standard-Signalpegeln zu arbeiten, liegen die Spannungen an den Emitterknoten der Stromschalter im Bereich von etwa -1,7 bis -2,1 V. Daher wird an die Emitter-Widerstände I?3, RZf und R11\ der Stromschalter eine im wesentlichen konstante Spannung von 3_t3 V angelegt, und es wird ein im wesentliehen konstanter Stromfluß durch die drei Widerstände erzwungen. Die Verwendung von Widerständen zur Einstellung der Schaltströme in dem Dreifach-Stromschalter nach Fig.i/f vereinfacht die zur Verbindung verschiedener Universalzellen erforderlichen Muster, so daß der Platz für die Führung metallischer Leitungen auf dem Halbleiterchip zur Zellenprogrammierung zur Verfügung steht. Es sei jedoch bemerkt, daß aktive Schaltungen zur Erzeugung von Stromquellen in anderen UDC-Ausführungsformen verwendet xverden

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können, in denen mit reduzierten Signalpegoln gearbeitet v/ird. Eg sei erwähnt, daß aktive Quellen, wie die in Fig. 5 dargestellte Quelle 150, bei der Flipflop-Grundschaltung und den oben beschriebenen, speziellen ,Schaltungen sowie auch bei den nachstehend beschriebenen ULG-Cascodeschaltungen vorhanden sein müssen. Bei diesen Anordnungen findet ein zweistufiges, serielles Schalten statt, so daß nur eine kloine Spannung zum Einstellen der Schaltströme zur Verfugung steht,

Wie oben anhand der Fign, 6 bis 13 erläutert worden ist, fallen die Y/ahlmöglichkeitcn bei Flipflops, die in der Tabelle nach Fig, ^. angegeben sind, in drei verschiedene Kathegorien, Es handelt sich um (1) Kingangs-Wahlmöglichkeiton, d,h, zum Anschluß mehrerer· Transistor-Eingänge zur ODER-Verknüpfung, (2) Ausgangs-Wahlmöglichkeiton, d.h. zum Anschluß paralleler Emitter-Folger für eine verdrahtete ODER-Verluipfung, und (3) Wahlmöglichkeilen bezüglich interner Gestaltung, beispielsweise zur Hinzufügung von Stell/Rückstell-Möglichkeiten usw.. Die Situation ist weniger kompliziert bei den Anordnungen, die Stromschalter und Cascode-Schaltnetze bilden. In beiden Fällen liegt die grundlegende Zellenfunktion fest, und es stehen nur Eingangs- und Ausgangs-Wahlmöglichkciton zur Verfügung, um Einzelheiten der Zellenoperation zu best iminen.

Die in Fig, ί\- für den Stromschalter angegebenen Wahlmöglichkeiten umfassen im wesentlichen alle diejenigen Eingabe- und Ausgabe-Wahlmöglichkeiten, die auch für das Flipflop zur Verfügung stehen, zuzüglich einiger weiterer Wahlmöglichkeiten. Die Wahl von ODER-Verknüpfungen für

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Eingangssignale, die sich aus der Verwendung von Transistoren mit mehreren Basen im UDC ergeben und in Fig. 2 dargestellt sind, stehen selbstverständlich auch für den Dreifach-Stromschalter zur Verfugung und werden hier genutzt. Die Eingangs-Transistoren von allen Stromschaltpaaren umfassen bei der dargestellten Anordnung einen mehrbasigen Transistor. Mit anderen Worten, es sind die Transistoren QII¹, Q15¹ und Q3¹, welche die Eingangstransistoren der Schalter X, Y und Z bilden und die alle eine ODEH-Verknüpfung von Eingangssignalen gestatten.

Die andere Wahlmöglichkeit bei den Stromschaltern betrifft die verdrahtete UND-Verbindung von zwei oder mehr Collector-Knoten der Stromschalter. Diese Wahlmöglichkeit kann dazu benutzt werden, die Collectoren der Stromschalter einer Zelle oder von mehreren Zellen miteinander zu verbinden oder die Stromschaltcollectoren mit den oberen Stromschaltcollectoren von UDC-Cascodezellen zu verbinden.

Wenn zwei oder mehr geschaltete Ströme durch einen gemeinsamen Lastwiderstand geleitet werden, wird ein Klemmkreis benötigt. Die Klemmspannung wird vom Q23 mittels der Anschlüsse 33 und 37 in dem Bereich "B" geliefert. Der Klommkreis verhindert, daß mehr als etwa ein Schaltstrom durch den Lastwiderstand fließt und steuert demnach die Veränderung der Collectorspannung und der entsprechenden Ausgangsspannung der Lastzelle, Wenn der Klemmkreis nicht benutzt wurde, könnte die Spannung am Colloctorknoten so v/eit abfallen, daß eine Sättigung des Stromcchalttransistors eintreten würde, wodurch die Arbeitsgeschwindigkeit der Schaltung bedeutend vermindert würde.

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Cine andere ϊ/ahluügliclikoit bei ücra Stromschalter betrifft eine verdrahtete ODEI?-Verknüpfung an Ausgang, wie sie auch bei dem Flipflop als Wahlmöglichkeit vorlag, Eine implizite logische ODEJ?-Verknüpfung findet statt, wenn die Ausgänge von Emitterfolgern leitend verbunden v/erden, v/cil jeder Emitterfolger als eine im wesentlichen ideale Spannungsquelle wirkt. Demgemäß kann jeder Emitterfolger den gemeinsamen Ausgang auf einen hohen Pegel bringen, so daß der Ausgangsknoten hoch liegt, wenn nur einer der individuellen Ausgänge hoch ist.

Eine weitere Wahlmöglichkeit gestattet den Anschluß eines Collector-Knotens an einen Leistungs-Emittorfolger zur Lieferung eines die Universalschaltung verlassenden Ausgangssignales. Wie bei der entsprechenden wählbaren Flipflop-Verbindung kann dabei auch ein interner Emitterfolger zu dem Leistungs-Emitterfolger parallelgeschaltet werden, wenn das Ausgangssignal sowohl innerhalb der Unicrsalschaltung als auch außerhalb dieser liegenden Kreisen zugeführt v/erden soll.

Diese verschiedenen Ausgangsvdilmöglichkeiten werden bei Betrachtung der Fign. 15 ^und 16a bis 16c besser verständlich. In Fig. 15 sind die drei Stromschalter X, Y und Z als ODSR/NOR-Glieder mit mehreren Eingängen dargestellt. Die Ausgangsverbindungen entsprechen weder der Terminologie der Fign. 2 und W\. In der rechten Seite der Fig. 15 befinden sich die Elemente des Lastzellenbereiches der Fig. Ui-. Der Kasten CL bezeichnet den Klemmkreis, der Kasten K die Lastwiderstände und der Kasten ¹EF die internen Emitterfolger, Das Logikdiagramm der Lastzellen des dreifachen Stromschalters, welches die möglichen Lastzellen-Verbindungen veranschaulicht, ist in den Fign.16 a, i6b und 16c dargestellt. Auch hier sind die gleichen

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Bezeichnungen verwendet wie in Fig. 15· In Fig. 16a sind die verschiedenen möglichen Verbindungen mit a, b und c bezeichnet. Hiervon bezeichnet a eine Verbindung zwischen der Basis eines internen Emitterfolgers und dem Lastwiderstand, b eine Verbindung zwischen der Klemmspannung

c
und dem Lastwiderstand und die Verbindung zwischen der Klemmspannung und der Basis des Emitterfolgers. Diese Verbindungen sind auch durch gestrichelte Linien in Fig. 16b dargestellt.

Der verbleibende Satz wählbarer primärer Verbindungen, der in der Tabelle nach Fig. 1+ angegeben ist, dient zur Verwirklichung eines zweistufigen universellen Cascode-Schaltnetzes (ULG) von der Art, wie sie in der US-PS 3 925 684 beschrieben ist. Das schematische Schaltbild des universellen Schaltnetzes ist in Fig. 17 dargestellt. Hier sind die primären wählbaren Verbindungen im Bereich ¹¹C" iro selben die gleichen, wie sie für das Flipflop nach Fig. 6 verwendet worden sind. Die Collectoren der Transistoren Q2 und Q8 sind mit den gemeinsamen Emitterknoten der Transistoren Q11' und Q1O¹ bzw. QI5· und Q19¹ verbunden. Weiterhin ist auch die Basis des Transistors Q8 mit der Bezugsspannung VR2M verbunden. Die Emitter der Transistoren Q2 und Q8 sind gemeinsam mit der Stromquelle 150 verbunden. Im Verbindungs-Bereich "A" ist der Pegelschiebekreis in der gleichen Weise wie zuvor verwirklicht, indem der Emitter des Transistors Q3¹, die Diode CRI und die Widerstände I?3 und Hk in Serie geschaltet und mit VEE verbunden sind. Der X-Eingang ist über den Anschluß 2 mit dem Transistor Ql1· verbunden. Der Y-Eingang ist mit der Basis des Transistors Q19¹ über den Anschluß k und der Z-Eingang mit der Basis des Transistors Q3 über den Anschluß 1 verbunden. Die Bezugsspannung VR1

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wird nicht nur der Basis dec Transistors QlO¹, sondern über die Verbindung 3-5-6 im Bereich ¹¹A" auch der Basis dos Transistors Q15¹ zugeführt·

Im Verbindungs-Bereich "B" werden die möglichen Ausgänge ausgewählt, indem der Collector des Transistors Q3¹ mit VCC verbunden und Lastzellen-Verbindungen zwischen der Basis des Lasttransistors Ql6 und seinem entsprechenden Lastwiderstand K20 sowie zwischen dem so gebildeten Knoten und dom gemeinsamen Knoten hergestellt werden, der von den Collectoren der Transistoren QlI¹ und Q19¹ gebildet wird. Die Basis des Transistors Ql7 ist mit dem Lastwiderstand R21 verbunden, und es ist der· so gebildete Knoten mit dem gemeinsamen Knoten verbunden, der von den Collectoren der Transistoren QlO¹ und Ql5' gebildet wird. Die beiden Ausgänge des ULG werden von den Emittern der beiden zuvor erwähnten Lasttransistoren Ql6 und Ql7 abgeleitet. Diese Ausgänge sind mit f und Γ bezeichnet.

Die Wirkungsweise dieses ULG ist sehr ausführlich in der U3-PG 3 925 68A- beschrieben. Die speziellen Ausgangs-Verbindungen, die in Fig. 17 sowie auch in den Fign. l8 und 19 dargestellt sind, repräsentieren nur eine bestimmte von mehreren hundert Logikfunktionen, welche das Schaltnetz auszuführen vermag. Aus Gründen der Klarheit ist es vorzuziehen, Logik-Diagramme anstelle von Schaltbildern, wie eines in Fig. 17 dargestellt ist, zur Beschreibung des ULG und seiner wählbaren Verbindungen zu verwenden. Hin ULG kann durch ein Verknüpfungsglied umfassendes Logik-Diagramm, wie es in Fig. Io dargestellt ist, odor als einer Cascodezulle äquivalentes Logikelement wie in Fig. 19 dargestellt worden. Beide Fign. l8 und 19

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ateilen ein ULG dar, das mit Verbindungen versehen ist, welche die Funktion des ULG nach Fig. 17 ausführen.

Das in Fig. 18 dargestellte, äquivalente Logik-Diagramm umfaßt ein ODER/NOR-Glied 300 mit zwei Eingängen, die von den entsprechenden Ausgängen zweier UND-Glieder 301 und 302 gespeist werden, die ihrerseits wiederum je zwei Eingänge aufweisen. Die Eingangssignale des UND-Gliedes

301 werden vom Ausgang des den X-Eingang bildenden ODER-Gliedes 303 und dem Ausgang des den Z-Eingang bildenden ODER-Gliedes 30i(. abgenommen. Die Eingänge des UND-Gliedes

302 werden andererseits vom Ausgang des den Y-Eingang bildenden ODER-Gliedes 305 und dem komplementären Ausgang des ODER-Gliedes 304 gebildet. Die Ausgangssignale Vg_D und Υ.,, sind durch die folgenden Ausdrücke gegeben

^VDD = ^XZ

v_AC = Iz + TZ.

In diesen Ausdrücken bedeuten X, Y und Z das Signal, das sich aus der ODER-Verknüpfung der X-, Y- und Z-Mehrfach-Eingangssignale ergibt, und Y, 7 und ¹L die dazu komplementären Signale.

Um eine engere Vorbindung zwischen den Lehren der oben erwähnten US-PS 3 925 684 und der vorliegenden Erfindung herzustellen, ist das einer Cascodezelle äquivalente Logik-Diagramm nach Fig. 19 aufgenommen worden. Dieses Logik-Diagramm bildet, wie oben angegeben, eine alternative Darstellung der Ausführungsform des ULG nach

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Fig. 17· Diese Art der ULG-Dnrstellung kann vorteilhaft in Verbindung mit komplizierteren ULG-Funktionon oder der kombinierten Funktion mehrerer ULGg verwendet worden· In Fig* 19 stellt der Block 310 das eigentliche universelle Cascode-Schaltnetz dar, während die Verbindung zu den Lastzellen LC e::tern dargestellt sind.

Wie oben angegeben, voranschaulichen die speziellen, in den Fign. 17, 18 und 19 dargestellten, wählbaren Verbindung nur eine von mehreren 100 möglichen Konfigurationen des ULG dar. Diese Konfigurationen sind erschöpfend in der oben erwähnten US-PS 3 925 63^+ behandelt.

Die verschiedenen Wahlmöglichkeiten, die in der Tabelle nach Fig. h, angegeben sind, stimmen mit denen überein, die bezuglich der verschiedenen Flipflop- und Stromschalter-Konfigurationen beschrieben worden sind. Allgemein machen die Transistoren mit Mehrfach-Bason die Anwendung mehrerer ODBR-verknüpfte Eingangssignal möglich, wie es oben behandelt und in dem detaillierteren UDC-Schaltbild nach Fig. 2 dargestellt ist. Im Pegel verschobene oder auch unverschobene Z-Eingangssignale können dank des Pegelschiebekreises gewählt werden, der die Transistoren Q3'> die Diode CR1 und die Widerstände R3 und Rif umfaßt. Der Pegelschiebekreis ist in seiner Wirkungsweise dem oben erwähnten Pegelschiebe-Taktkreis des Flipflop gleich.

Für alle Fälle versteht es sich, daß die vorstehend beschriebenen Anordnungen lediglich einige wenige der vielen möglichen speziellen Ausführungsformen wiedergeben,

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die sich bei Anwendung der Erfindung herstellen lassen. Zahlreiche und vielfältige andere Anordnungen können nach dem Prinzip der Erfindung vom Durchschnittsfachmann leicht entworfen werden, ohne daß dabei der Rahmen der Erfindung verlassen wird.

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Claims

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Paten tans'o

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1. Int jgriurtc digitale Univer.;:i !./,chaitun^ ta it einer Violzahl miteinander verknüpftor Transistoren, die in einem eine ebene überflache aufweisenden Halbleiterkörper angeordnet sind, dadurch gekennzeichnet, daß der Halbleiterkörper in eine Anzahl erster, zweiter und dritter Bereiche unterteilt ist, daß in den ersten Bereichen angeordnete Transistoren jeweils eine digitale Univorualscllo bilden, die wenigstens einen Lastzellenbereich und einen otrom- ::chaltbereich umfaßt,

daß die in den zweiten Bereichen angeordneten Transistoren jeweils eine periphere otromsclialtzulle bilden, die wenigstens einen Lastzellenbereich und einen 3tromschaltbereicii umfaßt,

daß Abschnitte der ersten Bereiche zur Definition der primären Funktion der digitalen Uriiversaizoiien durch frei wählbare erste Verbindungen miteinander vorknüpfbar sind und

daß Abschnitte der ersten, zweiten und dritten BoreidB zur Definition von sekundären Funktionen der digitalen Universalzellen durch frei wählbare zweite Verbindungen miteinander verknüpfbar sind.

2. Universalschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die primäre Funktion wenigstens einer der Universalzellen diejenige eines Flipflops ist.

t>· Universalschaltung nach Anspruch 1 , dadurch gekennzeichnet, daß die primäre Funktion wenigstens einer der Universalzellen diejenige eines unabhängigen Mehrfach-Stromschalters ist.

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4· Universalschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die primäre Funktion wenigstens einer der Universalzellen diejenige eines Schaltnetzes mit zv/ei hintereinander geschalteten Stufen ist.

5. Universalschaltung nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens eine der Universalzellen zusätzlich ein für das Zuführen von Vorspannungen eingerichteten Vorspannungsbereich umfaßt,

6. Universalschaltung nach Anspnch 1, dadurch gekennzeichnet, daß wenigstens einer der peripheren Stromschaltkreise zusätzlich einen für das Zuführen von Vorspannungen eingerichteten Vorspannungsbereich umfaßt.

7. Universalschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Verbindungen aus einer ersten ausgewählten Teilgruppe von zweischichtigen Metallisierungsmustern auf der ebenen Oberfläche des Halbleiterkörpers bestehen.

8. Univeroalschaltung nach Ans pitch 7_t dadurch gekonnzeichnet, daß die zweiten Verbindungen au.; einer zweiten ausgewählten Teilgruppe des zweischichtigen Metallisierungsmusters bestehen.

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