DE2913670C2

DE2913670C2 - Informationsverarbeitungseinrichtung

Info

Publication number: DE2913670C2
Application number: DE2913670A
Authority: DE
Inventors: David John Stotfold Hitchin Hertfordshire Hunt
Original assignee: Fujitsu Services Ltd
Current assignee: Fujitsu Services Ltd
Priority date: 1978-04-25
Filing date: 1979-04-05
Publication date: 1986-05-28
Also published as: US4241413A; FR2424587B1; FR2424587A1; JPS54141534A; DE2913670A1

Description

a) die beiden Eingänge der Zweiweg-Schaltvorrichtung (16) mit dem ersten und zweiten Einbit-Speicher (C; Q) verbunden sind,

b) der zweite Einbit-Speicher (Q) ferner direkt mit dem zweiten Eingang des Addierers (12) verbunden ist,

c) der dritte Eingang (18) des Addierers (12) mit dem Übertragausgang (CRY) des Addierers (12) des vorausgehenden Verarbeitungselementes (PE) der Serie verbunden ist,

d) der Summenausgang des Addierers (12) mit dem zweiten Einbit-Speicher (Q) verbunden ist,

und daß die Zweiweg-Schaltvorrichtungen (16) in allen Verarbeitungselementen (PE) von einem gemeinsamen Steuesignal (ROUTE) so gesteuert sind, daß

wenn das Steuersignal einen ersten Wert (ROUTE=O) hat, die Zweiweg-Schaltvorrichtung (16) in jedem Verarbeitungselement (PE) den Inhalt des ersten Einbit-Speichers (C) auswählt, wodurch die Serie von Verarbeitungselementen (PE) die beiden Zahlen, die in den ersten und zweiten Einbit-Speichern (C und Q) gehalten werden, parallel mit einem Schnellübertrag zwischen benachbarten Verarbeitungselementen (PE) miteinander addiert und
wenn das Steuersignal einen zweiten Wert hat (ROUTE=X), die Zweiweg-Schaltvorrichtung (16) in jedem Verarbeitungselement (PE) den Inhalt des zweiten Einbit-Speichers (Q) auswählt, wodurch die ersten und zweiten Eingänge eines jeden Addierers (12) den gleichen Wert aufnehmen, so daß der Inhalt eines jeden zweiten Einbit-Speichers (Q) in den zweiten Einbit-Speicher (Q) im nächstfolgenden Verarbeitungselement (PE) der Serie verschoben wird.

nung nach der vorgenannten Literaturstelle wird dies durch Verwendung von speziellen Datenverschiebepfaden zwischen benachbarten Stufen des Akkumulators erreicht Dies kann jedoch unzweckmäßig sein, da zusätzliche Datenpfade zwischen den Stufen und damit eine vergrößerte Anzahl von Verbindungen erforderlich werden.

Der Erfindung liegt die Aufgabe zugrunde, eine Informationsverarbeitungseinrichtung der gattungsgemäßen

ίο Art so auszugestalten, daß sie in einem ersten Betriebsmodus als Binäraddierer und in einem zweiten Betriebsmodus als die Eingänge direkt mit den Ausgängen koppelnder Verbinder arbeitet
Diese Aufgabe wird gemäß der Erfindung mit den Merkmalen des Kennzeichens des Patentanspruchs gelöst

Eine derartige Informationsverarbeitungseinrichtung ist z. B. in einem Akkumulator der vorbeschriebenen Art verwendbar, wobei der zweite Betreibsmodus zur Herstellung von Verbindungen verwendet werden kann, um Daten zwischen den benachbarten Stufen des Akkumulators verschieben zu können, ohne daß zusätzliche Datenwege erforderlich sind. Eine solche Einrichtung läßt sich im Dualmodus jedoch auch für andere Anwendungszwecke verwenden, beispielsweise in einem Gruppenprozessor. Die Erfindung benutzt eine Eigenschaft eines Binäraddierers, aufgrund der dann, wenn zwei der Eingänge gleich sind, der Übertragunsausgang gleich diesen beiden Eingängen ist, während der Summenausgang gleich dem anderen Eingang ist. Dies ergibt sich durch Betrachtung der nachstehenden Wertetabelle, bei der X, Kund Zdrei Eingänge sowie S und Cdie Summen- und Übertragungsausgänge darstellen:

0
1
0
1
0
1
0
1

0	0
1	0
1	0
0	1
1	0
0	1
0	1
1	1

Die Erfindung bezieht sich auf eine Informationsverarbeitungseinrichtung nach dem Oberbegriff des Patentanspruchs. Eine derartige Einrichtung weist drei Eingänge und Summier- sowie Übertragungsausgänge auf. Die drei Eingänge dienen zur Aufnahme von drei Binärziffern, die miteinander addiert werden sollen, während die Summier- und Übertragungsausgänge die Resultate der Addition anzeigen.

Es gibt eine Vielzahl solcher Informationsverarbeitungseinrichtungen, z. B. zum Addieren des Inhalts eines Vielfachbit-Akkumulatorregisters (z. B. IEEE International Convention Record, Teil 3, März 1965, Seiten 242—247). Bei einer solchen Anordnung kann es erwünscht sein, Datenbits zwischen den individuellen Stufen des Akkumulators zu verschieben. Bei einer Anord-Daraus ergibt sich, daß bei einer derartigen Informationsverarbeitungseinrichtung die Addierer nicht nur für ihren eigentlichen Zweck des Addierers von Operanden verwendet werden können, sondern auch als Verbinder zum Verschieben von Daten zwischen den Einbit-Speichern benachbarter Elemente. Darüber hinaus wirkt die Verbindung von dem Übertragungsausgang eines jeden Addierers al» Schnellübertragspfad und als Verschiebepfad.

Die Verwendung eines einzelnen Pfades sowohl für den Übertrag als für die Verschiebung hat zwei wichtige Vorteile. Einerseits wird die Anzahl von Verbindungsleitungen zwischen den Verarbeitungselementen und andererseits die Anzahl von Anschlüssen an jedem Verarbeitungselement verringert. Letzteres ist von wesentlicher Bedeutung, wenn das Verarbeitungselement aus einem integrierten Schaltchip aufgebaut ist, da die Anzahl von zur Verfügung stehenden Anschlüssen auf einem Chip üblicherweise sehr begrenzt ist.

Nachstehend wird ein Ausführungsbeispiel der Erfindung in Verbindung mit der Zeichnung erläutert. Es

F i g. 1 eine Darstellung einer Informationsverarbeitungseinrichtung,

F i g. 2 die Art und Weise, in der Anspre;hsignale aus der Serie von Verarbeitungselementen gebildet werden, und

F i g. 3 ein Blockschaltbild, das ein Verarbeitungselement der Informationsverarbeitungseinrichtung im Detail darstellt

In F i g. 1 weist die Informationsverarbeitungseinrichtung eine zweidimensionale Serie von Verarbeitungselement PE auf, die miteinander in Reihen und Spalten geschaltet sind, beispielsweise 64x64 Elemente. Aus Darstellungsgründen ist nur ein kleiner Teil der gesamten Elemente gezeigt Jedes Element ist mit seinen vier nächsten Nachbarlementen in den Nord-, Ost-, Süd- und Westrichtungen verbunden, damit Daten zwischen ihnen übertragen werden können.

Die Betätigung der Serie von Elementen wird durch Signale gesteuert, die an alle Elemente der Serie übertragen werden, so daß jedes Element die gleichen Signale aufnimmt Diese Steuersignale beinhalten eine Speicheradresse mit zehn Bits und die folgenden Steuersignale mit einem Bit: CCLK, QCLK, CEN, ROUTE, QEN, OUTA, AORS, SCLK, SEN, ACLK, AL, NElGH, MERGE, INVund WE

Informationen (entweder Daten- oder Steuersignale) können auch in die Serie von Verarbeitungselementen über SPALTENDATEN-Leiter (einer pro Spalte) oder über REIHENAUSWÄHL-Leiter (einer je Reihe) eingegeben werden.

Nach F i g. 2 können Daten aus der Serie von Verarbeitungselementen entweder als ein Satz von SPAL-TENANSPRECH-Signalen (eines je Spalte) oder als Satz von REIHENANSPRECH-Signalen (eines je Reihe) entnommen werden. Jedes SPALTENANSPRECH-Signal wird dadurch gebildet, daß Ausgänge aus den einzelnen Elementen in der in Frage kommenden Spalte in einer UND-Schaltung miteinander kombiniert werden. Entsprechend wird jedes REIHENANSPRECH-Signal dadurch gebildet, daß Ausgänge aus den Elementen der in Frage kommenden Reihe kombiniert werden.

Aufbau der Verarbeitungselemente

Nach F i g. 3 besitzt jedes Verarbeitungselement PE einen Datenspeicher 10, der ein Speicher mit direktem Zugriff mit 4096 Bits ist; diese Bits sind individuell mit Hilfe einer zwölf Bits umfassenden Speicheradresse adressierbar. Der Speicher weist einen Freigabe-Eingang EN auf, der mit dem REIHENAUSWÄHL-Leiter der in Frage kommenden Reihe verbunden ist. Wenn somit eine »1« einem der REIHENAUSWÄHL-Leiter aufgegeben wird, werden alle Speicher in dieser Reihe zum Auslesen freigegeben. Der Speicher 10 besitzt auch einen Schreib-Freigabeeingang, der das Schreib-Freigabesteuersignal WE aufnimmt. Der Speicher v/ird zum Einschreiben nur dann freigegeben, w^nn sowohl EN=I als auch WF=I.

Der Datenausgang des Datenspeichers ist mit der UND-Schaltung verbunden, die das SPALTENAN-SPRECHEN der in Frage kommenden Spalte bildet (Fig.2). Dies ermöglicht, daß der Inhalt einer ausgewählten Reihe von Speichern aus der Serie von Verarbeitungselementen ausgelesen wird.

Das Verarbeitungselement weist einen Binäraddierer 12 mit einer einzigen Stufe sowie zwei Einbit-Speicher Q und Cauf. Die Summen- und Übertragungsausgänge des Addierers können in die entsprechenden Einbit-Speicher Q und C über die Steuersignale QCLK und CCLK eingegattert werden. Der (invertierte) Ausgang des <?-Einbit-Speichers kann einem Eingang des Addierers über ein NAND-Glied 14 zugeführt werden, wenn das Steuersignal QEN= 1.

Ein Multiplexer 16 verbindet normalerweise den (invertierten) Ausgang des C-Einbit-Speiehers mit dem Addierer, verbindet aber dann, wenn die Steuersägnal- ROUTE = 1, den Ausgang des Q-Einbit-Speichers mit dem Addieren In diesem Falle wird somit der Ausgang des Q- Registers gleichzeitig zwei Eingängen des Addierers aufgegeben und erscheint deshalb am Übertragungsausgang unverändert, während das Signal auf dem anderen Eingang 18 des Addierers an dem Summenausgang unverändert erscheint. Somit ergibt sich, daß dann, wenn ROUTE= 1, der Addierer effektiv als ein Verbinder wirkt Der Multiplexer wird für den Betrieb durch das Steuersignal CEN freigegeben.

Der Übertragungsausgang des Addierers wird einem Inverterglied 20 aufgegeben, damit ein Übertragungsausgangssignal CR Y erzeugt wird, das an die vier benachbarten Verarbeitungselemente in den Nord-, Ost-, Süd- und Westrichtungen übertragen wird.

Das Verarbeitungselement weist ferner zwei weitere Einbit-Speicher auf, nämlich einen Pufferspeicher S, der die Ausgangsdaten aus dem Datenspeicher 10 aufnimmt, und ein Aktivitätsbitspeicher A. Der 5-Speicher wird für den Betrieb durch das Steuersignal SfWfreigegeben, und es werden Daten in diesen Speicher durch das Signal SCLK eingegattert. Mit Hilfe des Signals ACLK können Daten in den Λ-Speicher eingegattert werden, der auch als Verklinkung wirken kann, indem das Steuersignal AL=X eingestellt wird; in diesem Fall bildet der Λ-Speicher die UND-Funktion aufeinanderfolgender, ihm aufgegebener Eingänge.

Die Datenübertragung innerhalb des Verarbeitungselementes wird durch zwei im Verhältnis von 8 :1 arbeitende Multiplexer 22 und 24 übertragen, deren jeder acht Dateneingänge, beziffert mit 0 bis 7, und drei Steuereingänge, die in der dargestellten Weise geschaltet sind, besitzt. Der Binärcode an den drei Steuereingängen bestimmt, welcher der Dateneingänge ausgewählt wird. Wenn beispielsweise NEIGH=O. MER- GE= 1 und INV= 1, wählt der Multiplexer 24 die Eingabezahl 3 aus (da 011 einer 3 in Binärschreibweise entspricht). Die Verbindungen zu den Eingängen sind so vorgenommen, wie in F i g. 3 gezeigt. Die Eingänge N, E, S und W nehmen die Übertragssignale CR Y aus den benachbarten Verarbeitungselementen in den Nord-, Ost-, Süd- und Westrichtungen auf. Die Signale LO sind fest verdrahtete niedrige Spannungen, die den Zustand »0« darstellen. Der Eingang CD wird mit dem SPALTENDATEN-Leiter der in Frage kommenden Spalte verbunden.

Arbeitsweise

Die vorbeschriebene Informationsverarbeitungseinrichtung kann so ausgelegt sein, daß sie eine große Vielzahl unterschiedlicher Datenverarbeitungsvorgänge durchführt, indem unterschiedliche Kombinationen von Steuersignalen an die Serie von Verarbeitungselementen gegeben werden. Zwei dieser Arbeitsvorgänge, SCHNELLÜBERTRAGADDIEREN und ROUTE Q werden nachstehend beschrieben, um die Arbeitsweise vorliegender Erfindung näher zu erläutern.

Schnellübertragaddieren

In diesem Falle werden zwei Mehrfachbit-Operanden in die C- und (^-Speicher einer Anzahl von Verarbeitungselementen eingeführt, d. h., daß jeder Operand längs einer Anzahl von Elementen ausgebreitet wird. Die Steuersignale NEIGH, MERGE und INV werden alle gleich »1« gesetzt, während das Signal ROUTE gleich »0« gesetzt wird.

Da ROUTE=O, wählt der Multiplexer 16 den Ausgang des C-Speichers. Der Addierer 12 führt somit eine normale Addition des Inhalts der Q- und C-Speicher durch. Das Übertragseingangssignal für diese Addition wird aus dem Übertragungsausgang CR Y des westlichen Nachbarn des Verarbeitungselementes über den !5 Multiplexer 24 abgeleitet, der die Eingangszahl 7 auswählt.

Aus dieser Arbeitsweise ergibt sich, daß eine Paralleladdition der beiden Mehrfachbitoperanden mit Schnellübertrag zwischen benachbarten Bits erhalten wird.

ROUTEQ

In diesem Fall werden die Steuersignale NEIGH und ROUTE beide auf »1« gesetzt Die beiden Steuersignale MERGE und INV werden als Kenncode verwendet, um eine der vier Richtungen (Nord, Ost, Süd und West) in folgender Weise festzulegen:

30

35

Der Multiplexer 24 wählt einen der Eingänge N, E, S oder W entsprechend dem Wert dieses Codes aus. Der ausgewählte Eingang wird dem Eingangspfad 18 des Addierers aufgegeben. Wegen des Steuersignals ROU TE= 1 wird der Multiplexer 16 in der vorgeschriebenen Weise aktiviert und bewirkt, daß das Signal auf dem Pfad 18 zu dem Surnrnenausgar.g des Addierers geführt wird (von wo er in den (^-Speicher eingegattert werden kann), und daß der Ausgang des (^-Speichers in den Übertragsausgang des Addierers eingeführt wird (von wo er auf die benachbarten Verarbeitung.-elemente übertragen wird). Insgesamt ergibt sich, daß dieser Arbeitsvorgang bewirkt, daß der Inhalt des (^-Speichers in jedem Verarbeitungselement in den (^-Speicher des benachbarten Elementes in der durch den Kenncode (MERGE; INV) festgelegten Richtung verschoben wird.

MERGE	INV	RICHTUNG
0	0	Nord
0	1	Ost
1	0	Süd
1	1	West

Hierzu 2 Blatt Zeichnungen

Claims

Patentanspruch:

Informationsverarbeitungseinrichtung mit einer Serie von Verarbeitungselementen, deren jedes erste und zweite Einbit-Speicher, einen Binäraddierer und eine mit dem ersten Eingang des Addierers verbundene Zweiweg-Schaltvorrichtung aufweist, dadurch gekennzeichnet, daß in jedem Verarbeitungselement (PE)