DE2847305C2 - Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit schwebender Gateelektrode - Google Patents
Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit schwebender GateelektrodeInfo
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- DE2847305C2 DE2847305C2 DE19782847305 DE2847305A DE2847305C2 DE 2847305 C2 DE2847305 C2 DE 2847305C2 DE 19782847305 DE19782847305 DE 19782847305 DE 2847305 A DE2847305 A DE 2847305A DE 2847305 C2 DE2847305 C2 DE 2847305C2
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit schwebender
Gate-Elektrode, mit dem im Oberbegriff des Patentanspruchs 1 genannten Merkmalen.
Ein derartiges Verfahren zur Herstellung von Halbleiterspeicherelementen ist bekannt aus der DE-OS
47 828.
Hei diesem Vorfahren witiKmi die einzelnen VerfallrcnsM'hritti· iiuIit lolgciuU-n Kcihoiilolgeilurdigefillin:
Zuerst wird auf einem (gegebenenfalls selektiv dotierten) Halbleitersubstrat eine l-'elilisolierschicht durch
z. B. thermische Oxidation aufgebracht. Diese Teldiso· lierschicht wird im Bereich der Source- und Drain/.one
anschließend selektiv ausgeätzt.
Anschließend wird in dem örtlich ausgeätzten Bereich eine erste Isolierschicht auf dem Halbleitersubstrat gezüchtet, die später die Oxidschicht des schwebenden
Gates darstellt.
Anschließend wird auf dieser ersten Isolierschicht eine erste leitfähige Halblciterschichl, z. B. eine polykristalline Siliziumschicht, aufgebracht. Diese erste leitfähige Halbleiterschicht muß anschließend zusammen mit
der ersten Isolierschicht selektiv weggeätzt bzw. ander
wei tig cn tfernt werden.
Anschließend wird auf der ersten leitfähigen Halbleiterschicht eine zweite Isolierschicht, z. B. thermisch gezüchtet.
Anschließend wird diese zweite Isolierschicht (zusam
men mit einer zusätzlich aufgebrachten zweiten leitfähi
gen Halblc'iterschicht) durch ein übliches Photoätzverfahren selektiv entfernt, um einen Zugang zu der. Source- und Drainzonen herzustellen.
Haibieiierspcicherelemeni!« mit schwebender Gate-Elektrode hat den Nachteil, daß zum Ausbilden der verschiedenen aktiven Bereiche der Halbleiterspeichervorrichtung eine Vielzahl von selektiven Ätzschritten bzw.
Beschichtungsschrittcn notwendig sind. Speziell muß
die Fcldisolierschicht nach ihrem Aufbringen selektiv
entfernt werden und ^schließend die auf einer ersten
Isolierschicht ausgebildete Halbleiterschicht mit einer zweiten Isolierschicht bedeckt werden, die wiederum in
einem Maskenätzschritt entfernt werden muß. Durch
Ot diese verschiedenen Ätzsehritte wird die Integrationsdichte der Halbleiterspcichervorrichtung sowie die Genauigkeit der Anordnung der aktiven Bereiche nachteilig beeinflußt.
Der Erfindung liegt deshalb die Aufgabe zugrunde,
v, ein Verfahren der eingangs genannten Art zu schaffen,
welches bei reduzierter Verfahrensschriltanzahl eine verbesserte Integrationsdichte und Genauigkeit des aktiven Bereichs der einzelnen Halbleru-rspeichcrclemente ermöglicht.
Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs I genannten Merkmale gelöst.
Da beim erfindungsgemäßen Verfahren vordem Aufbringen der Feldisolierschichi alle notwendigen Schichten zur Bildung des aktiven Bereichs aufgebracht wer-
den und anschließend in einem Ätzvorgang gemeinsam entfernt werden können, reduziert sich die Ungenauigkeit des aktiven Bereichs auf die Ungenauigkeil dieses
einen Ätzschrittes.
so oxidierbarem SijN-Schichi bedeckt ist, kann nach dem
se.ektivcn Entfernen der mehrschichtigen Anordnung die verbleibende S'hN-Schicht als Maske für die thermische Oxidation der Feldisolierschicht dienen, so daß die
Feldisolicrschicht zu der schwebenden Gate-Elektro-
v> dcnschicht selbstausrichtcnd aufwachsen kann. Dadurch
wird eine erhebliche höhere Integralionsdichte erreicht. Vortcilhafterwei.se kann das Verfahren die in den Patentansprüchen 2 und 3 genannten zusätzlichen Vcrfahrcnsschriltc aufweisen.
M) Aiisführungsbcispicle der Erfindung werden anhand
der Zeichnungen näher beschrieben. F.s zeigt:
Fi p. I eine Draufsicht auf eine bekannte nicliifliichti
ice I tallilk'iiiTs|K'K'hervi>iTit/hiiiii{;;
I·' i g. 2 eine Draufsicht auf einen bekannten IC-I IaIh-
hr> leitcrspeieher mit mehreren nichtflüehligen llalbleilerspcichervorrichttingcn
nach I·' i g. I;
F i g. J schemalisch ein erstes Ausführungsbeispiel einer
nach dem erfiiuliingsgeinäßen Verfahren hcrgcMell-
ten nichtflüchtigen Halbleiterspeichervorrichiung, wobei
Fig.3C eine Draufsicht auf die Vorrichtung, F i g. 3A und 3B Querschnittsansichten entlang der Linie
A-A' und Β— B /eigen;
!•'ig.4 eine Draufsicht auf einen nach dem erfindungsgcinäUcn
Verfahren hergestellten !(-'-Halbleiterspeicher mit mehreren Halbleiterspeichervorrichtungen
nach F i g. 3;
Fig.5A—1OA Querschnittsansichien entlang der
Linie A-A nach Fig.3C, die die einzelnen Verfahrensschritte der Herstellung des ersten Ausführungsbeispiels
darstellen.
Fig.6B — 8B Quersehnitlsansichten entlang der Linie
B-B nach F i g. 3C, die dem Herstellungsverfahren nach F i g. 6A — 8A entsprechen;
Fig.8C — IOC Draufsicht auf das Ausführur.gsbeispiel,
die das Herstellungsverfahren nach den Fig.8A — 1OA darstellen;
F i g. 11 eine Draufsicht auf ein weiteres Ausführungsbeispie!
einer nach dem erfindungsgcmäßen Verfahren hergestellten nichtflüchtigen Halbleiterspeichervorrichiung;
Fig. 12 eine Draufsicht auf ein weiteres, nach dem crfindungsgemäßen Verfahren hergestelltes Ausführungsbeispiel;
Fig. 13 — ISQuerschnitlsansichten einer Halblciterspcichervorrichtung
in verschiedenen Stadien eines weiteren erfindungsgemäßen Herstellungsverfahrens;
Fig. 16 eine Draufsicht auf die Vorrichtung nach Fig. 15;
F i g. 17 eine Draufsicht auf ein weiteres Ausführungsbeispiel einer nach dem erFindungsgcmäßcn Verfahren
hergestellten nichtflüchtigen Halbleiterspeichervorrichtung und
Fig. 17B und I7C Querschnittsansichten entlang der
Linie B-B- und C-C in Fig. 16A.
Bei der in Fi g. 1 dargestellten bekannten Halbleiterspeichervorrichiung
wird ein Source-Bereich 2, ein Drain-Bcioich 3 und ein Kanalbereich, der zwischen
dem Source- und dem Drain-Bereich vorgesehen ist. durch eine dicke Fcldoxidschicht 1 eingeschlossen. Line
mit gestrichelter Schraffur und mit dem Bezugs/eichen 4 gekennzeichnete schwebende Gatc-Elcklrodc ist auf
dem Kanalbereich ausgebildet, wobei eine dünne erste Isolierschicht dazwischen angeordnet ist. Da die schwebende
üale-Elcklrode 4 notwendigerweise auf dem Kanalbercich
angeordnet s:in muß, ist ein Bereich 4' erforderlich,
der sich zu der und über die Feldoxidschicht I erstreckt. Wie bereits erwähnt wurde, muß die Länge /
des verlängerten Bereichs 4' ä 3 μπι sein. Üblicherweise
ist die Länge /=5 μπι. Im Falle der FAMOS-Halbleitcrspeichcrvorrichtung
ist weiterhin eine Steucrgatc-Elektrode. die mit dem Bezugszeichen 5 bezeichnet und
punktiert dargestellt ist, auf einer zweiten Isolierschicht ausgebildet, die auf der schwebenden Gate-Elektrode 4
einschließlich des verlängerten Rereiches 4' ausgebildet ist. Eine Source-Elcktrode 6, eine Drain-Elektrode 7 und
eine Sleucrgate-Zuführungselektrodc 8 sind jeweils mit dem Source-Bercich 2, dem Drain-Bereich 3 bzw. der
Steuergate-Elcktrode 5 verbunden, und zwar jeweils über die öffnungen 9,10 bzw. II.
Die in F i g. 2 dargestellte Anordnung sielli einen IC-Halblcitcrspcichcr
mit einem Paar von derartigen nichiriüchtigcn
Halblc'i'erspeichcrn 100 und 200 dar. die als
Speicherzellen verwendet werden. Die Source-Bcrcichc
2 führen zur Sourcc-li!,ckirode 6' und zwar über einen
gemeinsamen Soiirc-e-l-eitcrbereidi 2' und eine Konlakiöffnung
9'. Eine Sleuergule-Elcklrodc 5' wird für die
entsprechenden Speicherzellen gemeinsam verwendet und sie ist in ähnlicher Weise mit der Zuführungselvrktrode
8 über die Kontaktöffnung 11 verbunden. Die Speicherzellen 100 und 200 benötigen bei einer derartigen
Konstruktion einen Zwischenraum /. von 5 μπι zwischen
den verlängerten Bereichen 4' von benachbarten schwebenden Gate-Elektroden 4, um eine gute Ausrichtung
beim Herstellungsverfahren sicherzustellen. Damit ist der minimale Zwischenraum zwischen benachbarten
Speicherzellen= 15 μηι, nämiich 21+ L = 15 μπι. Wenn
die Breite Weiner jeden Speicherzelle 7 μπι ist so benötigt
eine Speicherzelle 22 μίτι in der Breite, was eine
Verbesserung der Integrationsdichte verhindert.
Im nachfolgenden werden bevorzugte Ausführungsbeispiele der Erfindung dargestellt.
Ausführungsbeispiel 1(F ί g. 3A, B und C)
Das esve Ausführungsbeispiel eines nach dem später beschriebenen erfindungsgemäßei; Verfahren hergestellten
nichtflüchtigen Halbleiterspeiciiers weist ein p-Halbleitersubstrat
20 mit einem spezifischen Widerstand von 10 Ωαη sowie eine Hauptoberfläche 20. einen
η-Source-Bereich 22 und einen n-Drain-Bereich 23 mit
einer Oberflächenstörstellenkonzentration von 1021 Atome/cmJ. die in der Oberfläche 30 des Halbleitersubstrats
20 ausgebildet sind, sowie einen p-Bereich 21 mit hoher Konzentration auf, dessen Oberflächenstörstellenkonzentration
bei 10lb Atome/cm3 liegt und
jo der im Kanalbereich zwischen dem Source- und Drain-Bereich
ausgebildet ist. Über der Oberfläche 30 des Kanalbereichs ist eine schwebende Gate-Elektrode 24 aus
polykristallinem Silizium von etwa 3000 A Dicke und mit 1019 Phosphoratome/cm3 auf einer auf der Oberflä-
J5 ehe 30 ausgebildeten Siliziumoxidschicht 26 von 1000 A
Dicke ausgebildet. Auf einer zweiten Isolierschicht mit einem Siliziumoxidfilm 27 von etwa 200 A Dicke und
einem Siliziumnitridfilm 28 von etv/a 800 A Dicke ist eine Stcuergate-Elektrode 25 aus polykristallinem Silizi-
uo von etwa 5000 A Dicke und mit 10" Phoshporatomcn/cm'
ausgebildet.
Die Form der schwebenden Gate-Elektrode 24 ist in Richtung ihrer Breite selbst-ausrichtend mil der dicken
Feldoxidschicht 1 ausgebildet. In andtren Werten, die beiden Endflächen der schwebenden Gate-Elektrode 24
stimmen im wesentlichen mit den entsprechenden Endflächen der Feldoxidschicht 1 überein, wie es in F i g. 3B
und 3C dargestellt ist. Die schwebende Gate-Elektrode 24 ist in F i g. 3C mit gestrichelter Schraffur dargestellt.
so Fig.4 zeigt einen lC-Halbleiterspeicher mit mehreren
nichtflüchtigen Halbleiterspeichervorrichtungen nach F i g. 3. nämlich den Speicherzellen 300, 400 und
500. Wie daraus zu ersehen ist, weist die schwebende Gate-Elektrode keine verlängerten Bereiche auf, wie sie
in den F i g. 1 und 2 bei den bekannten Vorrichtungen mit den Bezug?zeichen 4' gekennzeichnet sind und die
Länge /aufweisen. Daher kann der Zwischenraum zw;-schen
benachba: ien Speicherzellen 300 und 400 sowie
400 und 500 durch die Länge L angegeben werden. Zur
ho Gewährleistung der Ausrichtung wird üblicherweise L
mit 5 μηι gewählt. Wenn die Breite W vor) jeder Speicherzelle=?
μίτΐ ist, so ist die für die Ausbildung einer
Speicherzelle erforderliche Breite insgesamt 12 μπι. Bei
der in Fig.4 dargestellten Ausführungsform sind die
bri Source-Bereiche 22 der entsprechenden Speicherzeilen
300, 400 und 500 über eine Koniaktöffnung 9' mit der Source-Elcktrode 6' verbunden, und zwar über eine gemeinsame
Source-Leitung 22'.
Außerdem ist eine Stcuergate-Eleklrodc 25 (punktiert
dargestellt) vorgesehen, die gemeinsam für die entsprechenden Speicherzellen 300,400 und 500 verwendet
wird und über eine Kontaktöffnung 11 mit der Zuführungselektrode
8 verbunden ist. r>
Wie aus F i g. 3 zu ersehen ist. wird die Form der schwebenden Gate-Elektrode 24 in Längsrichtung
durch die Steuergate-Elektrodc 25 in sclbst-ausrichtend
<:r Beziehung bestimmt, wie es in Fig. 3A dargestellt
is«. Die Form des Kanalbereichs 21 zwischen den Sour- in
ce:- und Drain-Bereichen 22 und 23 wird bestimmt durch
die selbst-ausrichtende Beziehung zwischen den beiden Elektroden. Die Längs von jeder Elektrode 24 und 25 in
Längsrichtung Ι5ΐ = 5μιη. Die Kanallange, d. h- der Abstand
zwischen dem Source-Bereich 22 und dem Drain- r, Bereich 23, wird jedoch durch die seitliche Diffusion der
Source- und Drain-Bereiche 22 und 23 auf 2,5 μιτι eingeengt.
Auf der gesamte:· Oberfläche dor Halbleitervorrichtung
wird durch ein chemisches Aufdampfverfahren (CV.D.) ein Siliziumoxidfilm 29 aufgebracht.
Die Kontaktöffnungcp. 9, 10 und Il werden an den
erforderlichen Stellen des Siliziumoxidfilms 29 ausgebildt.
Wie bereits oben erwähnt wurde, werden die Source- und Drain-Elektrode 6 und 7 sowie die Steuergiite-Zuführungselcktrodc
8 mit dem Source- und Drain-Bereich 22 und 23 bzw. der Stcucrgatc-Elektrode
25 verbunden. Beim dargestellten Ausführungsbeispiel wird ein doppelschichtiger Isolierfilm, entsprechend der
zweiten Isolierschicht verwendet, der aus dem Siliziumoxidfilm
27 und dem Siliziumnitridfilm 28 besteht. Die jn Konstruktion der zweiten Isolierschicht verbessert das
Betriebsverhalten und die Zuverlässigkeit der Halbleiterspeichervorrichtung. Der Siliziumoxidfilm 27 weist
einen hohen Oberflächcnpotcntialwall auf, so daß das Einfangen von Elektronen gering ist. Aufgrund der An- J5
Wesenheit des Siliziumnitridfilms 28 ist andererseits das Lecken eines hohen elektrischen Feldes klein und die
Dielektrizitätskonstante f groß, so daß die Kapazität C zv/ischen der schwebenden Gate-Elektrode und der
Steuergate-Elektrode groß wird.
Ein Herstellungsverfahren für die Halblciterspeichcrvorrichtung
der oben genannten Art wird nun anhand der F i g. 5 — 10 beschrieben.
Erster Verfahrensschritt
45
Auf der Hauptoberfläche 30 des p-Siliziumsubstrats 2Qi mit einem spezifischen Widerstand von 10 Qcm wird
durch Borionen —Injektion auf die Oberfläche 30 bei lOO KeV ein Berüch 21 mit hoher P+-Konzentration
ausgebildet, dessen Oberflächenstörstellenkonzentration 10" Atome/cm3 ist. Darauf wird die Filmoxidschicht
26 mit etwa 1000 A Dicke, die erste polykristalline Siliziumschicht 24 mit etwa 10" Phosphoratomen/
cm1 und etwa 3000 A Dicke, der Siliziumoxidfilm 27 mit etwa 200 A Dicke und der Siliziumnitridfilm 28 mit etwa
800 A Dicke nacheinander ausgebildet (Fig.5A). Beim
ersten Verfahrensschritt wird die thermische Oxydation zur Ausbildung der Schicht 26 verwendet und das CVD-Verfahren
für die Ausbildung der Schichten 27 und 28. &o
Zweiter Verfahrensschrill
Die mehrschichtige Anordnung wird selektiv durch
eine übliche Photolacksichttechnik entfernt, so daß von oben gesehen eine rechteckige Mehrfachschicht mit einer
Rrcilc » von 7 μηι gebildet wird. Mit n:ich dom
Entfernen verbleibende rechteckige Mchrfachschicht ist ein aktiver Bereich, in dem der Source-, Drain- und
der Kanalbcrcich ausgebildet werden. Siehe da/u die
F i g. 6Λ und bB.
Dritter Vcrfahrcnsschritt
Die Fcld.siliziumoxid.schicht 1 von etwa 1,4 pm Dicke
wird durch die thermische Oxydation auf dem Bereich ausgebildet, der nicht von der Siliziumniiridschichi 28
bedeckt ist. Siehe da/u die Fig. 7A und 7B.
Vierter Vcrfahrcnsschritt
Durch die Aufdampflcchnik wird auf der Fcldoxidschicht
I utid der Siliziumnitriclschieht 28 eine pulykris!::!!i:!C
Siü/.iuniS'jh.icht von c!w;! 50OO λ Dirke mi^ehildct.
Danach wird die polykristalline Schicht so geformt,
daß sic eine zweite polykrisiallinc Siliziumschichl 25 mit
der Länge M= 5 μιτι bildet und sic IO14 Phosphoratome/
cm' aufweist. Siehe dazu die 1·' i g. 8A bis 8C
Fünfter Vcrfahrcnsschritl
Mit ei icr derart geformten zweiten polykristallinen
.Siliziumschicht 25 als Maske werden nacheinander die Sili/iuninitridschicht 28. die Siliziumoxidschicht 27, die
erste polykristallinc Siliziumschich» 24 und die Siliziumoxidschicht
26 mit 1 IiITc des üblichen Ätzverfahrcns entfernt,
so daß die Hauptobcrflache 30 freigelegt wird. Siehe da/u die F i g. 9A und 9C.
Sechster Verfahrensschritt
Durch die Einführung von Phosphor durch die freigelegte
Oberfläche werden der n-Source-Bercich 22 und der n-Drain-Bercich 23 mit einer Obcrflächcnsiörstellcnkonzcntration
von 10-'1 Atome/cm1 in sclbst-ausrichtender
Art ausgebildet, und zwar durch die Steuerelektrode 25 und die Feldoxidschicht 1. Siehe dazu die
Fig. 1OA und IOC In den Fig.9C und IOC ist der in
gestrichelter Schraffur dargestellte Teil eine Draufsicht auf die erste polykristallinc Siliziumschicht, die als
schwebende Gate- Elektrode 24 dient.
Danach wird das bekannte Siliziumgate-Verfahren verwendet, um die Isolierschicht 29 über der gesamten
Oberfläche in Fig.3 auszubilden, um die Konta».;öffnungen
9.10 und 11 und Al-Elcklrodcn 6,7 und 8 auszubilden.
Ausführungsbeispiel 2
Der Unterschied des zweiten Ausführungsbeispiels gegenüber dem ersten ist, daß lediglich die Siliziumnitridschicht
von etwa lOOOA auf der ersten polykristallinen Siliziumschicht ausgebildet wird und im dritten Verfahrensschrilt
nach dem ersten Ausführungsbeispiel, nachdem die Feldsiliziumoxidschicht ausgebildet wurde,
die Sili/iumnitridschichl entfernt und eine neue Sili/.iumoxidschicht
von etwa 700A Dicke und auf dieser neuerlich ausgebildeten Oxidschicht cine zweite polykristallinc
Siliziumschicht ausgebildet wird. Demnach wird die /weite Isolierschicht von einer Sili/iumoxidschicht
von etwa 700 Ä Dicke /wischen der Slciicrpate-l'Icktrudi·
iiiul lU-r.schwcbonilon (lalc-I'k-klriulc;
I- ι >: Il /ι·ιμι cine IIraiif.sii-hl ;iuf cm drille Aiisfiih
riiiigshcispii'l der ΙχΙΊιιιΙιιημ. Die I turn ilci Uicue der im
gestrichelter Schraffur dargestellten schwebenden Gale- Elektrode 34 wird in selbsi-ausrichtcndcr Beziehung
bc/'^lich der dicken Fcldisolierschiehl 1 ausgebildet,
d. h.. die Enden der schwebenden Gulc-Klcklrndc fallen
in Richtung der Dreitc im wesentlichen mit den Enden
der Feidoxidschichl 1 zusammen bzw. stoßen daran an. Die anderen Enden in Längsrichtung der schwebenden
Gate-Elektrode sind jedoch bezüglich der Steuergate-Ek'ktrodc 35 (punktiert dargestellt) nicht sclbst-ausrichtend gestallet und sind an der Innenseite der Stcucrgatc-Elektrode 35 ausgebildet. Der Source-Bereich 32 und
der Drain-Bereich 33 sind in selbst-ausrichtender Art bezüglich der Feldoxidschicht 1 und der schwebenden
G:»ip-F.lektrode 34 ausgebildet.
Fig. 12 zeigt eine Draufsicht auf einen Halbleiterspeicher, der ein viertes Ausführungsbeispiel der Erfindung darstellt. Bei diesem Speicher ist die in gestrichelter Schraffur dargestellte schwebende Gate-Elektrode
34 in Längsrichtung mit der dicken Fcldisolicrschicht 1 ausgerichtet, in Querrichtung jedoch lediglich am
Drain-Bereich 43 mit der punktiert dargestellten Steucrgale-Elektrode 45. Die Source-Bereichseite der
schwebenden Gate-Elektrode ist nicht mit der Steuergate-Elektrode 45 ausgerichtet.
Fig. 13 bis 16 zeigen ein fünftes Ausführungsbcispiel
der erfindungsgemäßen Halblciterspeichervorrichtung. Bei der Herstellung wächst durch thermische Oxydation
eine Siliziumoxidschichl 26 von etwa 1000 A Dicke auf der Hauptoberfläche des p-Silizium-Halbleitcrsubstrats
50 mit etwa 100 Ocm spezifischem Widerstand auf. Auf
der Siliziumoxidschicht 26 wird durch thermische Ablagerung von SiH* in Nj-Atmosphäre eine erste polykristalline Siliziumschicht 24 von etwa 2000 Ä Dicke ausgebildet und man läßt dann durch ein Dampfaufwachsverfahren mit SiH4+ NHj eine Siliziumnitridschicht von
etwa 1000Ä Dicke darauf aufwachsen. Ein Teil der Schicht, einschließlich der Siliziumnilridschicht, der ersten polykristallinen Siliziumschicht 24 und der Siliziumoxidschicht 26 wird durch die übliche Photolackschichttechnik entfernt. Nach dem Ätzen wird durch thermische Oxydation bei hoher Temperatur eine dicke Feldoxidschicht i von etwa 1.4 μπι Dicke ausgebildet, wobei
die Siliziumnitridschicht mit nicht oxydierter Oberfläche als Maske dient. Bis zu diesem Punkt wird das Verfahren
im wesentlichen entsprechend dem in den Fig.5—7
dargestellten Verfahren durchgeführt Nachdem die Siliziumnitridschicht entfernt wurde, wird durch thermische Oxydation die Siliziumoxidschicht 57 auf der polykristallienen Siliziumschicht 24 und dann durch thermische Ablagerung von Siliziumnitridschicht in Ni-Atmosphäre eine zweite polykristalline Siliziumschicht 25 von
etwa 0.5 μπι Dicke ausgebildet Im nächsten Verfahrensschritt wird die Hauptoberfläche 30 ähnlich wie in
Fig.9 freigelegt Wie aus Fig. 13 zu ersehen ist, wird
die übliche Photolackschichttechnik dazu verwendet, den größten Teil der freigelegten Oberfläche 30 mit der
Photolackschicht 59 zu bedecken und danach selektiv Öffnungen zu bilden und Borionen durch die Oberfläche
in das Substrat /.u injizieren, und /war bei £"=50 KeV
und einer Dosierung von '/=4 χ 10'J Atomc/cmJ. Nach
der loueninjekiioM liiffiiinlicri d:i.\ Hör in einer N; Al
mosphfli'c 1 Siiiiuleii Ι.ιπμ ι ti iliis Siihsliiii. Dmluivh wird
ein P'-Bereich 51 mit einer Oberfliiehenstörstellenkonzentration von IO16 Atome/cm1 in selbst-ausrichtender
Beziehung sowohl zur ersten als auch zur zweiten polykristallinen Siliziumschicht ausgebildet, d. h., er fluchtet
mit der schwebenden Gate-Elektrode 24 und der Steu
crgate-Elektrode 25. Danach wird Phosphor durch die
Oberfläche 30 in das Substrat diffundiert, so daß η+ -Bereiche 52 und 53 mit einer Oberflächenstörstellenkonzentration von IO21 Atome/cm1 darin ausgebildet werden, d. h. die Source- und Drain-Bereiche. Diese Berei-
ehe 52 und 53 sind in selbst-ausrichtender Beziehung zur Steucrgate-Elektrode 25 und zur schwebenden Gate-Elektrode 24 und der Bereich 53 zum P+-Bereich 51
ausgebildet. Im nachfolgenden Verfahrensschritt wird eine SiO2-Schicht 58 mit etwa Ιμπι Dicke auf der gesam-
2υ ten Oberfläche ausgebildet, wie es in F i g. 15 dargestellt
ist und mit Hilfe der bekannten Photolackschichttechnik werden Kontaklfcnster9,10 und 11 in der SiOrSchicht
ausgebildet und durch Dampfablagerung aus der gesamten Schicht eine Al-Schicht von etwa 1 μπι ausgebil-
det. Danach wird ein entsprechendes Muster aufgebracht, um die Elektroden 6, 7 und 8, wie es in den
F i g. 15 und 16 dargestellt ist. auszubilden.
Die Länge des P+-Bereichs 51 in Fig. 15 in Längsrichtung ist etwa 1 μπι und der Zwischenraum zwischen
μ dem Source-Bereich 52 und dem Drain-Bereich 53 ist
2,5 μπι. so daß der Zwischenraum zwischen dem P+-Bereich 51 und dem Source-Bereich 52 1,5 μπι ist
Der P'-Bereich 51 kann sowohl an dem Source-Bercich 52 als auch an dem Drain-Bereich 53 ausgebildet
y, sein.
Das sechste Ausführungsbeispiel der Halbleiterspeichervorrichtung des FAMOS-Typs weist keine Steuerte gate-Elektrode auf und sie ist vom p-Typ. Ein p-Sourcf
Bereich 62 und ein p-Drain-Bereich 63 mit einer Oberflächenstörstellenkonzentration von 10"Atome/cm3
sind auf dem Oberflächenbereich des n-Halbleitersubsirats 60 mit einem spezifischem Widerstand von
10 Dem ausgebildet. Eine Siliziumoxidschicht von 1000 A Dicke ist auf dem Kanalbereich zwischen dem
Source- und dem Drain-Bereich ausgebildet, und zwar als Gate-Isolierschicht 66. Eine auf der Gate-Isolierschicht 66 ausgebildete polykristallinc Siliziumschicht
von etwa 5000 A Dicke dient als schwebende Gate-Elektrode 64. Die Breitseiten der schwebenden Gate-Elektrode 64 sind selbst-ausrichtend mit der dicken
Feldoxidschicht 1 ausgebildet wie es in Fig. 17A und
17C dargestellt ist In anderen Worten,die beiden Enden
der schwebenden Gate-Elektrode stimmen im wesentlichen mit den entsprechenden Enden der Feldoxid·
schicht überein bzw. stoßen an diesen an.
Änderungen und Ausgestaltungen der beschriebenen Ausführungsbeispiele sind für den Fachmann ohne weiteres möglich. So kann beispielsweise der FA MOS-
Speicher mit Steuergate-Elektrode vom p-Kanal-Typ sein. Die schwebende Gate-Elektrode und die Steuergate-Elektrode können aus Metall, wie etwa Molybdän,
anstelle der polykristallinen Siliziumschicht ausgebildet sein.
Claims (3)
1. Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit schwebender Gateelektrode,
wobei die Halbleiterspeichervorrichtung auf einem Halbleitersubstrat von einer Feldisolierschicht umgebene mehrschichtige Anordnungen mit der
Schichtenfolge erste Isolierschicht, erste leitfähige Schicht und zweite Isolierschicht aufweist, dadurch gekennzeichnet.
daß zunächst die mehrschichtige Anordnung ganzflächig auf dem Substrat (20) ausgebildet wird,
daß dann auf der mehrschichtigen Anordnung eine Si3N*-Schicht(28) ausgebildet wird,
daß anschließend durch Entfernen von Teilen der mit der SijN«-Schicht (28) versehenen mehrschichtigen Anordnung dieselbe auf vorbestimmte aktive
Bereiche beschränkt wird, und
daß nachfolgend die Feldisoiierschichi (1) auf dem
Substrat (20) unter Ausnutzung des verbliebenen Teils der SijN4-Schicht (28) als Maske ausgebildet
wird (F ig. 5.6.7).
2. Verfahren nach Anspruch 1. dadurch gekennzeichnet, daß es ferner die Veriahrensschritte aufweist:
Ausbilden einer zweiten leitfähigen Schicht (2S) auf der SijN^Schicht (28) und der Feldisolicrschichl(l);
selektives Entfernen der Bereiche der mehrschichtigen Anordnung, die nicht mit der zweiten leitfähigen
Schicht (25) bedeckt sind; und
Dotieren des Substrats (?0) um Source- und Drainbereiche (22,23) zu bilden, wobc' die zweite leilfähige Schicht (2S) und die Feldisolierschicht (1) als Maskebenutzt werden (F ig. 8,9. 10).
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es ferner die Verfahrensschritte aufweist:
Ersetzen der SisNU-Schichi (28) und der zweiten Isolierschicht (27) in der mehrschichtigen Anordnung
durch eine SiO2-Schicht (57):
Ausbilden einer zweiten leitfähigen Schicht (25) auf derSiO2-Schicht(57):
selektives Entfernen der Bereiche der mehrschichtigen Anordnung, die nicht mit der zweiten leitfähigen
Schicht (25) bedeckt sind: und
Dotieren des Substrates (50), um Source- und Draingebiete (52,53) zu bilden, wobei die zweite leitfähige
Schicht (25) und die Feldisolierschichi (1) als Maske verwendet werden (F i g. 14).
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13106777A JPS5464480A (en) | 1977-10-31 | 1977-10-31 | Semiconductor device |
| JP1715378A JPS54109784A (en) | 1978-02-16 | 1978-02-16 | Manufacture of semiconductor device |
| JP1715578A JPS54109785A (en) | 1978-02-16 | 1978-02-16 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2847305A1 DE2847305A1 (de) | 1979-05-03 |
| DE2847305C2 true DE2847305C2 (de) | 1985-01-17 |
Family
ID=27281701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19782847305 Expired DE2847305C2 (de) | 1977-10-31 | 1978-10-31 | Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit schwebender Gateelektrode |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2847305C2 (de) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2947350A1 (de) * | 1979-11-23 | 1981-05-27 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von mnos-speichertransistoren mit sehr kurzer kanallaenge in silizium-gate-technologie |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3984822A (en) * | 1974-12-30 | 1976-10-05 | Intel Corporation | Double polycrystalline silicon gate memory device |
-
1978
- 1978-10-31 DE DE19782847305 patent/DE2847305C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2847305A1 (de) | 1979-05-03 |
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