DE2836422A1

DE2836422A1 - Synchronisierverfahren und -anordnung

Info

Publication number: DE2836422A1
Application number: DE19782836422
Authority: DE
Inventors: Hans-Dieter Ing Grad Polatzek
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1978-08-19
Filing date: 1978-08-19
Publication date: 1980-02-28
Also published as: DE2836422C2

Description

Synchronisierverfahren und -anordnung
Die Erfindung befaßt sich mit einem Synchronisierverfahren und einer Synchronisieranordnung mit Komparatoren, Verknüpfungsgliedern und Kippschaltungen zur Übergabe eines empfangenen Datensignals durch einen externen Takt bei synchroner Datenübertragung. Derartige Verfahren bzw. Anordnungen benutzen üblicherweise eine Phasenvergleichsschaltung, mit der die Phasendifferenz zwischen einem externen Takt und dem Datensignal ermittelt wird.
Durch die DE-PS 23 01 315 ist eine Synchronisieranordnung zur Synchronisation eines örtlichen Signals mit einem Bezugssignal gleicher Frequenz bekannt geworden. Diese Anordnung enthält eine Phasenvergleichsschaltung mit Phasenkomparator sowie eine Phasenkorrekturschaltung, die zwischen einem das örtliche Signal erzeugenden Oszillator und einem Frequenzteiler eingeschaltet ist.
Eine andere ehaitungsanordnung zur phasenmäßigen Nachführung eines Ernpfangsschrittaktes an ein über eine Übertragungsstrekke übertragenes Signal ist durch die DE-PS 23 57 912 bekannt geworden. Diese Anordnung enthält einen Frequenzteiler und einen Zähler, an dessen Stand je nach vor- oder nacheilender Verzerrung erniedrigt bzw. erhöht wird, und wobei mehrere Speicher und eine Logikschaltung zur Feststellung der Verzerrungsrichtung bzw. des Verzerrungsgrades benutzt werden.
Diese Synchronisieranordnungen sind sehr aufwendig.
Mit der DE-OS 26 33 327 ist ein Verfahren und eine Anordnung zur Synchronisierung von Datenendgeräten veröffentlicht worden, wobei zur Schritt synchronisierung ein Phasenvergleich durchgeführt wird, dessen Ergebnis zur Phasensynchronisation einer Taktaufbereitungseinrichtung benutzt wird, und zur Rahmensynchronisierung die einem Rahmen entsprechenden Bits des Eingangssignals einem Bitmustervergleich unterzogen werden. Auch diese Anordnung ist verhältnismäßig aufwendig.
Aufgabe der Erfindung ist es deshalb, ein Verfahren bzw. eine Anordnung zur Durchführung dieses Verfahrens für die vom Phasenverzerrungsgrad weitgehend unabhängige und damit weitgehend fehlerfreie Übergabe eines Datensignals durch einen externen Takt, wobei insbesondere auch die Bitfehler, die durch Gleichzeitlgkeit von Daten- und Taktflanken hervorgerufen werden, verr:iieden werden, anzugeben. Gleichzeitig sollte Verfahren und Ancrdnung gemäß der Erfindung einen möglichst geringen Aufwand erlichen.
Die Lösung erfolgt mit den in den Ansprechen angegebenen Mitteine Das erfindungsgemäße Verfahren benötigt keine aufwendigen Schaltmittel, insbesondere kommt ein Ausführungsbeispiel der erfindungsgemäßen Synchronisieranordnung mit wenigen einfachen Schaltgliedern aus. Ein weiterer Vorteil ist, daß Phasenverzerrungsgrade von bis zu 50 % fehlerfrei verarbeitet werden können.
Die Erfindung wird anhand der Figuren näher erläutert. Die Fig. 1 zeigt ein Blockschaltbild eines erfindungsgemäßen Schaltungsanordnungsbeispiels. Die Fig. 2 stellt dieselbe Schaltungsanordnung im Detail dar. Die Fig. 3 bis 11 zeigen den Pegelverlauf von verschiedenen exponierten Punkten der Schaltung nach Fig. 2.
aufgetragen über der Zeit.
Im Blockschaltbild der Fig. 1 werden der interne Empfangsschritttakt T4 (nach DIN 66 020 Blatt 1), der vom Datensignal D2 abgeleitet und phasengleich ist, und der Empfangsschrittakt T3, der von extern zugeführt wird, mit Hilfe eines Phasenkomparators PK, der eine Spannung liefert, verglichen. Ein nachgeschalteter Spannungskomparator SK erzeugt ein binäres Steuersignal St, das bei Phasendifferenzbeträgen von |## < 90°| den binären Wert 0 und bei Phasendifferenzbeträgen von 900 < ffi < 1800 den binären Wert 1 annimmt. Bei einer Änderung des Phasendifferenzbetrages von |##| # 90° auf |##| = 90° behält das binäre Steuersignal St aufgrund des Hystereseverhaltens des Spannungskomparators SK seinen binären Wert bei, der sich aufgrund des Phasendifferenzbetrages von í 900 ergibt. Eine dem Spannungskomparator SK nachgeschaltete Umschaltelogik USL erzeugt an seinem Ausgang ein Signal Tv nach folgender Regel: Tv = T4 für St = 1 und Tv = Tit für St = 0.
Mit dem erzeugten Vorsynchronisationstaktsignal Tv wird das empfangene Datensignal D2 in einem Kippglied F1 vorsynchronisiert. Das so vorsynchronisierte Datensignal D2v wird anschliessend in einem zweiten Kippglied F2 mit dem externen (Empfangsschritt-) Takt T3 zum entzerrten Ausgangsdatensignal D2a synchronisiert. Auf diese Weise wird gewährleistet, daß die Pegelwechsel des vorsynchronisierten Datensignals D2v und die Übernahmeflanke des externen Empfangsschrittaktes T3 um mindestens 900 auseinanderliegen. Die Fig. 2 zeigt eine Realisierungsmöglichkeit einer Synchronisieranordnung nach dem Blockschaltbild der Fig. 1. Der Phasenkomparator PK wird. durch ein NOR-Verknüpfungsglied, auf dessen beiden Eingänge die Empfangsschritttakte T3, T4 geschaltet sind, und durch ein nachgeschaltetes RC-Glied R1, C1, an dessen Ausgang die Spannung Uph entsteht, impliziert. Der Spannungskomparator SK besteht aus einem rückgekoppelten Differenzverstärker Op, wobei die Phasenkomparatorausgangsspannung Uph auf den negativen Eingang geschaltet ist und die Rückkopplung über einen Widerstand R2 auf den positiven Eingang, der mit einem eine positive Spannung teilenden Spannungsteiler R3, R4 verbunden ist, erfolgt. Das binäre Ausgangssignal St gelangt in einen Eingang eines NAND-Verknüpfungsgliedes NAND 1 sowie parallel dazu in einen Eingang eines OR-Verknüpfungsgliedes. Die beiden anderen Eingänge dieser beiden Verknüpfungsglieder sind jeweils mit dem internen Empfangsschrittakt T4 verbunden. Die Auagänge der beiden Verknüpfungsglieder sind mit den Eingängen eines nachgeschalteten NAND-Verknüpfungsgliedes NAND 2 verbunden. Sein Ausgangssignal Tv ist der Vorsynchronisationstakt für das erste bistabile Kippglied F1, an dessen Normaleingang das Empfangsdatensignal D2 anliegt und das an seinem Ausgang das vorsynchronisierte Datensignal D2v liefert. In einem zweiten nachgeschalteten bistabilen Kippglied F2 wird dieses vorsynchronIsiette Datensignal D2v mit dem externen Takt T3 getaktet.
In Fig. 3 ist eine 0-1-Folge des Empfangsdatensignals D2 über der Zeit t aufgetragen. Der aus dem Empfangssignal D2 gewonnene Empfangsschrittakt T4 ist in Fig. 4 dargestellt. Die Fig. 5 zeigt den Verlauf eines in Frequenz und Phase hochkonstanten externen Taktes T3. In Fig. 6 ist das am Ausgang des NOR-Verknüpfungsgliedes anstehende Signal Sph und in Fig. 7 das durch das RC-Glied R1, C1 geglättete Ausgangssignal Uph des Phasenkomparators Ph aufgetragen. Die Fig, 8 zeigt das binäre Ausgangssignal St des Spannungskomparators SK. In Fig. 9 schließlich ist der durch das Signal St gesteuerte Vorsynchronisationstakt Tv, in Fig. 10 das vorsynchronisierte Datensignal D2v und in Fig. 11 das entzerrte Datenausgangssignal D2a dargestellt.
Leerseite

Claims

Synchronisierverfahren und -anordnung Patentansprüche 1. Synchronisierverfahren mit Komparatoren, Verknüpfungsgliederen und Kippschaltungen zur Übergabe eines empfangenen Datensignals durch einen externen Takt bei synchroner Datenübertragung, wobei die Phase zwischen dem externen Takt und dem Datensignal verglichen wird, dadurch gekennzeichnet, daß der Phasenvergleich zwischen dem externen Takt (Ts) und einem vom Datensignal (D2) hergeleiteten internen Takt (T4) erfolgt, daß bei Phasenunterschiesbeträgen (|## T3, T4|) von kleiner 90° das Datensignal (D2) durch den invertierten internen Takt (T4) und bei Phasenunterschiedsbeträgen ( |## T3, T4|) von kleiner oder gleich 1800 aber größer 900 das Datensignal (D2) durch den internen Takt (T4) vorsynchronisiert wird, und daß das Ergebnis (D2v) aus der Vorsynchronisation durch den externen Takt (T3) synchronisiert wird.
2 Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei einer änderung des Phasenunterschiedsbetrages ( T3, T41) von ungleich 900 auf gleich 900 kein Vorsynchronisationswechsel erfolgt.
3 Synohronisieranordnung zur Durchführung des Verfahrens nach Anspruch 1 oder 2, bestehend aus Phasenkomparator (PK), auf dessen beiden Eingänge der interne (T4) bzw. externe Takt (T3) geschaltet sind, aus nachgeschaltetem hysteresebehaftetem Spannungskomparator (SK), aus nachgeschalteter Umschaltlogik (USL), der der interne Takt (T4) zuführbar ist, aus nachgeschaltetem 1. bistabilen Kippglied (F1) zur Vorsynchronisation des Datensignals (D2) und aus nachgeschaltetem 2. bistabilen Kippglied (F2) zur Synchronisation des Ergebnisses (D2v) mit dem externen Takt (T3).
4. Synchronisieranordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Phasenkomparator (PK) ein zwei Eingänge aufweisendes invertierendes Odergatter (NOR) und ein nachgeschaltetes RC-Glied (R1, C1) enthält, daß der Spannungskomparator (SK) aus einem negativen und einem positiven, an einen Spannungsteiler (R3, R4) angeschalteten Eingang aufweisenden Differenzverstärker, dessen Ausgang über einen Widerstand (R2) auf den positiven Eingang rückgekoppelt ist, besteht, daß die Umschaltlogik (USL) aus einem ersten invertierenden Und-Glied (NAND 1) und einem Oder-Glied (OR), deren beiden Eingänge parallelgeschaltet und deren Ausgänge je auf einen der beiden Eingänge eines zweiten invertierenden Und-Gliedes (NAND 2) geschaltet sind, besteht, daß das 1. Kippglied (F1), dessen Normaleingang das Datensignal (D2) zuführbar ist und dessen nicht gekennzeichneter Ausgang mit dem Normaleingang des 2. Kippgliedes (F2) verbunden ist, einen Takteingang für Steuerung durch O-1-Flanke, der mit dem Ausgang des 2. invertierenden Und-Gliedes (NAND 2) verbunden ist, aufweist und daß das 2, Kippglied (F2), das einen Takteingang, an den der externe Takt (T3) angelegt ist, für Steuerung durch 0-1-Flanke aufweist, an seinem nichtgekennzeichneten Ausgang das Ausgangsdatensignal (D2a) liefert.