DE2633327A1

DE2633327A1 - Verfahren und anordnung zur synchronisierung von datenendgeraeten

Info

Publication number: DE2633327A1
Application number: DE19762633327
Authority: DE
Inventors: Otto Bucher; Gisbert Sapper
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Telefunken Systemtechnik AG
Priority date: 1976-07-24
Filing date: 1976-07-24
Publication date: 1978-01-26
Also published as: DE2633327C2

Description

"Verfahren und Anordnung zur Synchronisierung
von Datenendgeräten" Die Erfindung betrifft ein Verfahren zur Synchronisierung von Datenendgeräten und eine Anordnung zur Durchführung des Verfahrens.
Bei Datenübertragungsanlagen besteht die Notwendigkeit, einen oder mehrere Datenempfänger mit dem Takt des Senders Zu synchronisieren. Dabei muß die Synchronisierung sowohl bezügç lich des Taktes (Schritt) als auch des Rahmens (Format) vorgenommen werden.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Anordnung zur Schrittsynchronisation zu schaffen, die möglichst einfach ist und nur wenig Aufwand erfordert.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß zur SchrittsynchronisierUng eines Datenendgerätes mit dem Takt eines Eingangssignals das Eingangssignal in einem Phasenvergleichsglied mit dem Ausgangssignal eines auf die Taktfolge des Eingangssignals adaptierbaren Hilfsoszillators auf Phasen-Übereinstimmung innerhalb einer vorgegebenen Toleranz verglichen wird und daß bei festgestellter Übereinstimmung durch ein Ausgangssignal des Phasenvergleichsgliedes eine Taktaufbereitungseinrichtung des Datenendgerätes in eine bestimmte, mit dem Takt des Eingangssignals synchrone Phasenlage gebracht wird. Zur zusätzlichen Rahmensynchronisierung werden die einem Rahmen entsprechenden Bits des Eingangssignals in einem Bitmustervergleichsglied mit einem vorgegebenen Bitmuster aus einem Bitmustergeber verglichen, wobei bei Übereinstimmung die Rahmensynchronisierung hergestellt ist.
Dabei wird der Hilfsoszillator vorzugsweise als Phasenregelschleife (phase-locked-loop) ausgebildet. Die Taktaufbereitungseinrichtung des Datenendgerätes wird von einem Quarzoszillator gespeiste Bei der Rahmensynchronisierung wird ein Schalter durch ein Ausgangssignal des Bitmustervergleichsgliedes geschlossen, wodurch die nachfolgenden eigentlichen Daten zur Redundanzprüfung oder Paritätsprüfung und zur weiteren Verwertung durchgeschaltet werden0 Der als Phasenregelschleife ausgebildete Hilfsoszillator wird so ausgelegt, daß er wahlweise spätestens nach zwei bis fünf oder mehr Zeichenwechseln des Eingangssignals mit diesem synchronisiert ist. Das Phasenvergleichsglied ist in der Weise einstellbar, daß bei der Synchronisierung 1 bis 40 °%0 Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal des Hilfsoszillators zulässig sind0 Das Bitmustervergleichsglied wird so bemessen, daß bis zu Zeichenversetzungen von + 40 /-0 zwischen den Zeichen des Eingangssignals und denjenigen des Bitmustergebers der Rahmenanfang erkannt und eine Hahmensynchronisierung vorgenommen wird0 Zum Ausgleich von Laufzeitänderungen im Übertragungsweg wird mittels des Hilfsoszillators, des Phasenvergleichsgliedes und der Taktaufbereitungseinrichtung auch während der Übertragung der Zeichen eine Schrittsynchronisierung durchgeführt.
Eine bevorzugte Anordnung zur Durchführung des erfindungsgemäßen Verfahrens ist dadurch gegeben, daß das Eingangssignal zum einen einem als Phasenregelschleife (phase-lockedloop) ausgebildeten Hilfsoszillator und einem ersten Eingang eines Phasenvergleichsgliedes sowie zum anderen einer Abtast-und Haltevorrichtung für die einzelnen Zeichen zuführbar ist, daß eine Taktaufbereitungseinrichtung, die von einem Quarzoszillator gespeist wird, mittels des Ausgangssignals des Phasenvergleichsgliedes auf die Taktfolge des Eingangssignals synchronisierbar ist, daß durch das Ausgangssignal der Taktaufbereitseinrichtung die Abtast- und Haltevorrichtung sowie ein erstes und zweites Schieberegister forttaktbar sind, daß das von der Abtast- und Haltevorrichtung abgetastete Eingangssignal dem ersten Schieberegister direkt und dem zweiten Schieberegister über einen Schalter zuführbar ist, daß in das erste Schieberegister eingelaufene Rahmenbits zur Rahmensynchronisierung in einem Bitmustervergleichsglied mit einem vorgegebenen Bitmuster eines Bitmustergebers vergleichbar sind und daß nur bei Übereinstimmung durch ein Ausgangssignal des Bitmustervergleichsgliedes der Schalter durchschaltbar ist dergestalt, daß dann die eigentlichen Daten dem zweiten Schieberegister und nach Prüfung der Redundanz oder Parität in einem Redundanz- oder Paritätsprüfteil einem Pufferspeicher zuführbar sind, an dessen Ausgang sie zur Verfügung stehen. Anstelle der Redundanzprüfung kann auch eine Paritätsprüfung oder ein anderes geeignetes Prüfverfahren verwendet werden.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher erläutert.
Die von einem Modem 1 aufgenommenen frequenzumgetasteten Signale werden in ein Impuls-Serientelegramm umgesetzt und so einem Hilfsoszillator 2, einem ersten Eingang eines Phasenvergleichsgliedes 3 und - über ein Integrationsglied 4 -einer Zeichenabtast- und Haltevorrichtung 5 zugeführt. Der Hilfsoszillator 2 - im einfachsten Fall ein Sinusgenerator -wird durch die Taktzeichen des Serientelegramms synchronisiert.
Die vom Hilfsoszillator abgegebene Rechteckspannung wird einem zweiten Eingang des Phasbnvergleichsgliedes 3 zugeleitet, das die Synchronlage prüft und bei Phasengleichheit oder nur geringer Phasenablage an seinen beiden Eingängen ein Synchronisierungszeichen an eine Taktaufbereitungseinrichtung 6 abgibt, die von einem Quarzoszillator 7 gesteuert wird0 Die Takt- bzw.
Schrittsynchronisierung erfolgt durch Nullstellung der Taktaufbereitungseinrichtung 6. Durch die Synchronisierung der Taktaufbereitseinrichtung 6 ist sichergestellt, daß die von dieser gesteuerte Abtast- und Haltevorrichtung 5 sowie ein erstes und ein zweites Schieberegister 8 und 8' im Takt der empfangenen Signale weitergetaktet werden0 Die in der Abtast- und Ealçeschaltung 5 abgetasteten seriellen Impulstelegramme werden in das erste Schieberegister 8 eingegeben und zur Rahmensynchronisierung gleichzeitig in einem Bitmustervergleichsglied 9 mit einem vorgegebenen Bitmuster eines Bitmustergebers 10 verglichen. Bei Übereinstimmung ist die Rahmensynchronisierung hergestellt, wodurch dann ein Schalter 11 zum zweiten Schieberegister 8' für die Aufnahme der eigentlichen Daten durchgeschaltet wird. Die Daten werden nach Prüfung der Redundanz in einem Redundanzprüfteil 12 aus dem zweiten Schieberegister 8' in einen Pufferspeicher 13 übernommen, an dessen Ausgang sie zur Verfügung stehen.
Der Hilfsoszillator 2 wird zweckmäßigerweise als Phasenregelschleife (phase-locked-loop) ausgebildet. Derartige Schaltungen sind bereits nach wenigen Taktschritten mit dem Takt der Eingangssignale in Phase und verhalten sich dann ausreichend stabil. Die Phasenregelschleife mit vorgegebener zulässiger Phasendifferenz wird so ausgelegt, daß wahlweise zwei bis fünf oder mehr Signalwechsel eine Synchronisierung herbeiführen, wobei eine Phasenabweichung von + 1 bis 40 O/o der Zeichendauer wahlweise als zulässig einstellbar ist. Erstes Schieberegister 8, Bitmustervergleichsglied 9 und Bitmustergeber 10 werden dadurch so eingerichtet, daß der Rahmenanfang noch bis zu Zeichenversetzungen von + 40 eSo erkannt wird und die Rahmenzeichen selbst zur Verringerung der Zeichenversetzung verwendbar sind. Die Prüfung auf richtigen Synchronisiereinsatz mittels des Phasenvergleichs gliedes 5 wird auch während der Übertragung eines Rahmens durchgeführt, wodurch Laufzeitänderungen im tbertragungsweg ausgeglichen werden.
L e e r s e i t e

Claims

Patentansprüche ÖtyVerfahren zur Synchronisierung von Datenend räten, dadurch gekennzeichnet, daß zur Schrittsynchronisierung eines Datenendgerätes (2 bis 13) mit dem Takt eines Eingangssignals das Eingangssignal in einem Phasenvergleichsglied (3) mit dem Ausgangssignal eines auf die Taktfolge des Eingangssignals adaptierbaren Hilfsoszillators (2) auf Phasen-Ubereinstimmung innerhalb einer vorgegebenen Toleranz verglichen wird und daß bei festgestellter Übereinstimmung durch ein Ausgangssignal des Phasenvergleichsgliedes (3) eine Taktaufbereitungseinrichtung (6) des Datenendgerätes in eine bestimmte, mit dem Takt des Eingangssignals synchrone Phasenlage gebracht wird (Fig.).
2. Verfahren nach Anspruch i, dadurch gekennzeichnet, daß zur zusätzlichen Rahmensynchronisierung die einem Rahmen entsprechenden Bits des Eingangssignals in einem Bitmustervergleichsglied (9) mit einem vorgegebenen Bitmuster aus einem Bitmustergeber (10) verglichen werden, wobei bei Übereinstimmung die Rahmensynchronisierung hergestellt ist (Fig,),
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Hilfsoszillator (2) als Phasenregelschleife (phase-iockedloop) ausgebildet wird (Fig.).
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Taktaufbereitungseinrichtung (6) des Datenendgerätes von einem Quarzoszillator (7) gespeist wird (Fig.).
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekenn-Zeichnet, daß bei der Rahmensynchronisierung ein Schalter (11) durch ein Ausgangssignal des Bitmustervergleichsgliedes (9) geschlossen wird, wodurch die eigentlichen Daten zur Redundanzprüfung und zur weiteren Verwertung durchgeschaltet werden (Fig.).
6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß der als Phasenregelschleife ausgebildete Hilfsoszillator (2) so ausgelegt wird, daß er wahlweise spätestens nach zwei bis fünf oder mehr Zeichenwechseln des Eingangssignals mit diesem synchronisiert ist (Fig.).
7. Verfahren nach einem der Ansprüche l bis 6, dadurch gekennzeichnet, daß das Phasenvergleichsglied (3) in der Weise einstellbar ist, daß wahlweise 1 bis 40 °% Phasendifferenz zwischen dem Eingangssignal und dem Ausgangssignal des Hilfsoszillators (2) zulässig sind (Fig.).
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das Bitmustervergleichsglied 9 so ausgelegt wird, daß bis zu Zeichenversetzungen von + 40 °,o zwischen den Zeichen des Eingangssignals und denjenigen des Bitmustergebers (10) der Rahmenanfang erkannt und eine Rahmensynchronisierung vorgenommen wird (Fig0).
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß zum Ausgleich von Laufzeitänderungen im Übertragungsweg mittels des Hilfsoszillators (2), des Phasenvergleichsgliedes (3) und der Taktaufbereitungseinrichtung (6) auch während der Übertragung der Rahmenzeichen eine Schrittsynchronisierung vorgenommen wird (Fig.).

0. Anordnung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das Eingangssignal zum einen einem als Phasenregelschleife (phase-lockedloop) ausgebildeten Hilfsoszillator (2) und einem ersten Eingang eines Phasenvergleichsgliedes (3) sowie zum andern einer Abtast- und Haltevorrichtung (5) zuführbar ist, daß eine Taktaufbereitungseinrichtung (6), die von einem Quarzoszillator (7) gespeist wird, mittels des Ausgangssignals des Phasenvergleichsgliedes (3) auf die Taktfolge des Eingangssignals synchronisierbar ist, daß durch das Ausgangssignal der Taktaufbereitungseinrichtung (6) die Abtast- und Haltevorrichtung (5) sowie ein erstes und zweites Schieberegister (8 und 8') forttaktbar sind, daß das von der Abtast- und Haltevorrichtung (5) abgetastete Eingangssignal dem ersten Schieberegister () direkt und dem zweiten Schieberegister (8') über einen Schalter (11) zuführbar ist, daß in das erste Schieberegister (8) eingelaufene Rahmenbits zur Rahmensynchronisierung in einem Bitmustervergleichsglied (9) mit einem vorgegegebenen Bitmuster eines Bitmustergebers (10) vergleichbar sind und daß nur bei Übereinstimmung durch ein Ausgangssignal des Bitmustervergleichsgliedes (9) der Schalter (11) durchschaltbar ist dergestalt, daß dann die eigentlichen Daten dem zweiten Schieberegister (8') und nach Prüfung der Redundanz oder Paritätsbedingungen in einem Redundanz- oder Paritcitsprüfteil (12) einem Pufferspeicher (13) zuführbar sind, an dessen Ausgang sie zur Verfügung stehen (Fig.).