DE2815423C2

DE2815423C2 - Verfahren und Schaltungsanordnung zum störungsfreien Aneinanderreihen zweier selbsttaktender Signale

Info

Publication number: DE2815423C2
Application number: DE2815423A
Authority: DE
Inventors: Heinz-Dieter Dipl.-Ing. 6104 Seeheim Geise; Karl-Heinz Ing.(grad.) 6100 Darmstadt Hoppe
Original assignee: Robert Bosch GmbH
Current assignee: Philips GmbH
Priority date: 1978-04-10
Filing date: 1978-04-10
Publication date: 1984-11-15
Also published as: GB2018550A; DE2815423A1; US4253187A; JPS54137908A; GB2018550B; JPS646582B2

Description

Stand der Technik

Die Erfindung geht aus von einem Verfahren nach der Gattung des Hauptanspruchs.

Aus der Zeitschrift »Journal of the SMPTE«, Juni 1973, VoI. 82, Seite 482—491, ist bekannt, auf einer Längsspur eines Videomagnetbandes ein binär-codiertes Datensignal aufzuzeichnen, das für jede Bandstelle repräsentativ ist. Dieses Datensignal ist in Form eines fortlaufenden Impulszuges als Folge von 80-bit-Datenworten aufgezeichnet und enthält eine Zeitinformation in Form einer Stunden-, Minuten-, Sekunden- und Bildnummernangabe, anwendungsbezogene Information sowie eine Synchronisierinformation. Die Zeitinformation und anwendungsbezogene Information beansprucht dabei 64 bit, das Synchronwort die restlichen 16 bit. Für die Codierung dieses Datensignals hat sich weltweit der inzwischen auch von der European Broadcast Union mit E. B. U. document Tech. 3097 zum Standard erhobene Bi-Phase-Mark-Code, ein selbsttaktender Code, durchgesetzt. Bei diesem Code wird eine logische »Null« durch einen Pegelwechsel am Ende eines Bit, eine logische »Eins« durch einen zusätzlichen Pegelwechsel in der Mitte der Bitzelle dargestellt. Je nach dem Informationsinhalt eines solchen 80-bit-Datenwortes kann daher der Augenblickspegel an einer bestimmten Stelle, beispielsweise in der Mitte oder am Ende des Datenwortes, unterschiedliche Amplitude aufweisen. Beim Aneinanderreihen von aufzuzeichnender Fernsehinformation ist es erwünscht, daß auch das als Zeitcode bezeichnete Datensignal auf der Längsspur störungsfrei und fortlaufend aufgezeichnet wird. Zu diesem Zweck muß eine, Code-Leser genannte, Einrichtung den Zeitcode am Ende der vorhergehenden Aufzeichnung lesen, erkennen und den für die Erzeugung des Datensignals erforderlichen Zeit-Code-Generator phasensynchronisieren. Theoretisch könnte dann an jeder Stelle des 80-bit-Datenwortes der Übergang von dem gelesenen zum aufzuzeichnenden Zeitcode erfolgen.

Beim harten Aneinanderreihen phasenverschobener Signalzüge können fälschlich Bitzellen zu viel oder zu wenig im zusammengesetzten Datenwort auftreten oder es können bei einem Überblendvorgang uner-

wünschte Amplitudeneinbruche entstehen, die die Auswertung des zusammengesetzten Datenwortes erschweren oder unmöglich machen.

Aus der DE-PS 25 03 296 ist ein System zur Fehlererkennung in einem nach dem genannten Standard aufgezeichneten Datensignal angegeben, bei dem von der Tatsache Gebrauch gemacht wird, daß innerhalb der 64 bit umfassenden Zeitinformation bestimmte Bits stets unbelegt sind und daher innerhalb eines jeden 80-Bit-Datenwortes gleich bewertet werden. Das bekannte System enthält ein UND-Glied, dem ein Kennsignal bei vorliegender Koinzidenz der Synchronisierinformation und ein zweites Kennsignal bei Koinzidenz der bestimmten urbelegten Datenbits zugeführt wird. Nur Datensignale, die somit zweifach auf Koinzidenz geprüft wurden, gelangen zur Auswertung.

Die Wirksamkeit dieses Fehlererkennungssystems ist jedoch von dem Vorhandensein unbelegter Datenbits innerhalb der Zeitinformation abhängig. Es ist aber denkbar, daß dieses z. Z. unbelegten Datenbits einer ständigen Anwendung zugeführt werden und dann deren Bewertung wechseln kann.

Aus der DE-OS 25 14 547 ist ein digitales Übertragungssystem für binäre, phasenmodulierte Daten bekannt, bei dem vor Beginn der Übertragung einer bestimmten Nachricht dieser ein Melde-Steuer-Wort vorangestellt, an das sich eine Serie von Datenworten anschließt. Jedem Melde-Steuer-Wort ist ein positives Synchronisiersignal und jedem Datenwort ein negatives Synchronisiersignal vorangestellt. Das Ende jeder Nachricht ist durch ein Antwort-Wort als Quittung ^n das Steuersystem gekennzeichnet, das wieder ein positives Synchronisier-Signal zur Unterscheidung von den übertragenen Datenworten enthält. Nachricht und Antwort sind durch zeitliche Lücken im Datenstrom voneinander getrennt, so daß sich das Problem des lückenlosen phasenrichtigen Aneinanderreihens der Daten bei dem bekannten System nicht stellt.

In der DE-OS 28 43 235 wird ein Nachrichten-Rahmenformat in einem Daten-Kommunikations-System angegeben, das eine Anfangsmarkierung für jede Nachricht, welche aus einer festgelegten Folge von beispielsweise acht Bits anstelle eines einzigen Bit besteht. Dadurch kann der Beginn und bei Anordnung einer gleichartigen Begrenzungsmarkierung am Ende der Nachricht auch dieses mit größerer Sicherheit bestimmt werden. Da die Nachrichten seriell blockweise übertragen werden und die Art der Codierung in dem bekannten Daten-Kommunikations-System nicht erkennbar ist, besteht dort keine Notwendigkeit zum lückenlosen Aneinanderreihen zweier gleichartiger Datensignale unter Vermeidung von Phasen-Diskontinuitäten.

Vorteile der Erfindung

Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß es vom Vorhandensein bestimmter unbelegter Bitzellen innerhalb eines fortlaufenden Datenflusses unabhängig ist. Als weiterer Vorteil ist anzusehen, daß Störungen, die eine fortlaufende Aufzeichnung eines die Zeitinformation enthaltenden Datensignals verhindern, mit großer Wahrscheinlichkeit unterdruckt werden.

Durch die in den naehgeordneten Ansprüchen 2 und 3 aulgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im Anspruch 1 angegebenen Verfahrens möglich.

Die Ansprüche 4 und 5 betreffen eine Anordnung zur Durchführung dieser Verfahren bzw. eine Weiterbildung dieser Anordnung.

Besonders vorteilhaft ist, daß die als bevorzugtes Beispiel angegebene Schahungsanoronung nur aus wenigen logischen Elementen aufbaubar, daher preiswert und platzsparend ist und sich hervorragend zur Integration eignet

Zeichnung

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigt

F i g. 1 eine Schaltungsanordnung zum phasenrichtigen Fortführen eines selbsttaktenden Datensignals;

F i g. 2 eine Modulationsschaltung zum phasenrichtigen Modulieren eines nach dem Bi-Phase-Mark-Code codierten Datensignals.

Beschreibung der Erfindung

Das von einer Speichereinrichtung, beispielsweise von der Längsspur eines Magnetbandes abgenommene, die Zeitinformation enthaltene Datensignal wird in einer (nicht dargestellten) Verstärkungs- und Begrenzerstufe aufbereitet und bei 20 dem Eingang einer Differenzierstufe 21 zugeführt. Gleichzeitig wird das Datensignal einem Eingang 22 des Modulators 23 zugeführt. Die Differenzierstufe 21 differenziert jede Flanke des in Wechseltaktschrift vorliegenden Datensignais. Der durch Differentation gewonnene !mpulszug wird einerseits zur Taktgewinnung dem Eingang der Austaststufe 24 zugelehet, gleichzeitig einem zweiten Eingang 25 des Modulators 23 sowie einem Eingang 26 einer Schaltung 27 zur Synchronworterkennung zugeführt. Der am Ausgang der Austaststufe 24 anstehende Impulszug enthält nur noch den dem eingegebenen Code zugrunde liegenden Grundtakt. Dieser wird einem weiteren Eingang 28 der Erkennungsschaltung 27 zugeleitet. Dieser Grundtakt wird gleichzeitig einem Umschalter 30 zugeführt und dem Eingang 31 eines phasenverkoppelten Oszillators 32 zugeleitet.

Die Schaltung 32 enthält einen spannungsgesteuerten Oszillator, dessen Regelspannung durch einen vorgeschalteten Phasenkomparator erzeugt wird. An den Ausgängen 33 und 34 der PLL-Schaltung 32 steht ein Zwei-Phasen-Takt an, der die Phasenbeziehung 0° und 90° repräsentiert. Als Rückkopplung für den Phasenvergleich wird der Takt t_o° vom Ausgang 33 über den Umschalter 30 dem zweiten Eingang 35 der Phasenvergleichsschaltung 32 zugeführt. Der am Ausgang 34 der PLL-Schaltung 32 anstehende, um 90° gegenüber dem Takt T_o° versetzte Takt T₉₀" wird einerseits dem Eingang 36 der Ausgangsstufe 24 zur Unterdrückung der in der Mitte einer Bitzelle vorkommenden Pegelwechsel zugeführt. Gleichzeitig wird dieser Takt dem Eingang 37 der Synchronworterkennungsschaltung 27 zugeleitet. Die Erkennungsschaltung 27 erkennt aus dem bei 28 anliegenden Grundtakt und der um 90° versetzten Taktfolge das Bitmuster des bei 20 anstehenden aus Dateninforrr.^tion bestehenden Datenwortes. Ein in der Schaltung 27 vorhandener Komparator vergleicht das Bites Muster des Synchronwortes mit einem vorgegebenen Bit-Muster und bewirkt, daß am Augang 38 der Erkennungsschaltung 27 ein Impuls am Ende eines jeden Datenwortes ansteht. Ein Frequenzteiler 39 enthält einen

Zähler, dessen Takicingang 40 der Grundtaki T,¹ vom Augang 33 der PLL-Schaltung 32 zugeführt wird. Dom Zähler werden ferner die vom Ausgang 38 der IZrkennungssclialuing 27 abgehenden Impulse zugeführt und zwar am Rückstelleingang 41. leder Impuls am Kingang > 41 des Zählers bewirkt das Rücksetzen, worauf die Zählung im Takt der am Eingang 40 anstehenden Grundtaki beginnt. Ein Teiler mit dem Teilerverhältnis 80 erzeugt eine Impulsfolge, die mit der Folgefrequenz eines Datenwortes übereinstimmt. Diese am Ausgang 42 des Tei- κι lers anstehende Impulsfolge wird dem Umschalter 30 zugeführt, ebenso einem weiteren Kontakt des Umschalters 30 als Referenzsignal die Bildwicderholfrequcnz2V.

Der Befehl »Record« zum Fortführen des Datensignals gelangt zu einem Eingang 45 einer Steuerung 46. Einem zweiten Eingang 47 der Sieuerschaliung 46 wird die Bildwiederholfrequenz 2 Kzugeleitet. Eine Speicherschaltung in der Steuerschaltung 46 bewirkt die Übernahme des Record-Befehls beim Auftreten eines Bild- _>o Wiederholimpulses 2 V am Eingang 47. Am Ausgang 48 der Steuerschaltung 46 steht danach ein Impuls an, der mit Beginn eines Datenwones entsteht und mit der Bit-Zelle 64 des aus 80 Bit bestehenden Datenwones beendet wird. Das Beenden jedes Impulses erfolgt über einen Rücksetzimpuls vom Ausgang 50 des Teilers 39, der dem Eingang 51 der Steuerschaltung 46 zugeführt wird. An einem zweiten Ausgang 49 der Steuerschaltung 46 entsteht mit Zeitverzögerung ein Umschaltbefehl für den Umschalter 30. Dieser Umschaltbefehl bewirkt, daß jo mit Beginn der Neuaufzeichnung der spannungsgesteuerte Oszillator in der PLL-Schaltung 32 mit dem Bildwechselsignal 2 Vverkopppelt wird.

In F i g. 2 ist detailliert die Schaltung des Modulators 23 aus Fig. 1 dargestellt. Mit Anliegen des Impulses an dem Ausgang 48 der Steuerung 46 gelangt über die Gatter 7 bzw. 6 das Bi-Phase-Mark-Code codierte Datensignal einmal zu dem /-Eingang eines Flip-Flops 8 und zum anderen invertiert zu dem /^-Eingang des Flip-Flops 8. Am Ausgang 52 des Flip-Flops 8 steht nun das Bi-Phase-Mark-codierte Datensignal von Eing.ing 22 des Modulators 23 an. Mit Beenden des Impulses am Ausgang 48 der Steuerung 46 werden die Galter 7 und 6 für das Bi-Phase-Mark-codierte Signal gesperrt und an den Eingängen J und K von Flip-Flop 8 liegt ein »High« Signal an. Der Takt T_n der Phase-Iocked-Loop-Schaltung 32 gelangt auf den Eingang 54 des Modulators 23. Über eine Differentation nach der positiven Flanke in der Differenzierstufe 9 werden die positiven Flanken dem Gatter 2 zugeführt und dem Gatter 5 weitergeleitet. Es entsteht ein Grundtakt, der dem Takteingang des Fiip-riops S zugeführt isi. Ferner wird das am Eingang 54 anstehende Taktsignal in einer weiteren Differenzierstufe 10 nach der negativen Flanke differenziert und über Gatter 1 invertiert einem weiteren Gatter 3 zügeführt. Eine am Eingang 53 anliegendes binär-codiertes und zur Fortführung des im Bi-Phase-Mark-Code codierten Datensignals (Eingang 22) bestimmtes Datensignal wird dem Gatter 3 zugeführt

In Gatter 3 erfolgt eine Modulation der in der Differenzierstufe 10 differenzierten negativen Taktflanken des Taktsignals 54. Diese Taktmodulation wird vom Ausgang des Gatters 3 dem Gatter 5 zugeführt, zu dem Grundtakt des Signales hinzuaddiert und dem Takteingang des J-K Flip-Flops 8 zugeführt Die durch das Ende des Impulses »Sync EN« am Ausgang 48 der Steuerung (F i g. 1) in dem Rip-Flop 8 augenblicklich festgehaltene Phasenlage wird durch die Taktimpulse von Gatter 5 fortgeführt. Am Ausgang 52 des Modulators 23 erscheint zum vorherigen Bi-Phase-Mark-Code codierten Signal ein in der Phase fortgeführtes Bi-Phase-Mark-Code codiertes Signal.

Hier/u 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zum phasenrichtigen Aneinanderreihen zweier zusätzlich mit einem Videosignal in Daten-Blöcken auf Magnetband aufgezeichneten selbsttaktenden Datensignalen, deren Datenblöcke nach einem Zweiphasen-Code, insbesondere nach dem European Broadcast Union Standard (E. B. U.-document, Tech. 3097) codiert sind, wobei jeder Datenblock in einzelne Datenblöcke, die zur Übertra-

- gung von Zeit- und Anwender-Informationen sowie einer Synchronisier-Information vorgesehen sind, unterteilt ist, wobei der Synchronanteil zeitlich nach dem zugeordneten Informationsteil auftritt, d a durch gekennzeichnet, daß Lage und Phase des Synchronanteils des endenden Datensignals erkannt und das anzureihende Datensignal beginnend mit dem Auftreten dieses Synchronteils entsprechend dessen Phasenlage moduliert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor dem Übergang des endenden auf das anzureihende Datensignal der Grundtakt des endenden Datensignals gewonnen und einem phasenverkoppelten Oszillator (PLL-Schaitung 32) als Referenz zugeführt wird, der das anzureihende Datensignal taktet und der nach dem Übergang mit einem, die Datenwiederholfrequenz repräsentierenden Signal (2 V), verkoppelt ist.

3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß das endende Datensignal nach beiden Flanken differenziert und mit dem phasenverkoppelten Takt vom Ausgang des phasenverkoppelten Oszillators (PLL-Schaltung 32) dem Takteingang eines /K-Flip-Flops (8) zugeführt wird, wobei am /-Eingang das endende Datensignal direkt und am K-Eingang invertiert anliegt.

4. Schaltungsanordnung ζίγ Durchführung des Verfahrens nach einem eier Ansprüche 1 bis 3, gekennzeichnet durch eine Differenzierschaltung (21) zum Differenzieren des ersten Datensignals nach beiden Flanken, eine mit dem Ausgang der Differenzierschaltung verbundene Austaststufe (24), eine mit dem Ausgang der Differenzierschaltung (21) verbundene Erkennungsschaltung zur Erkennung des Synchronteiles des Datensignals, eine an den Ausgang der Taktaustaststufe (24) angekoppelte Phasenregelschaltung (32), an deren beiden Ausgängen ein um 90° phasenversetztes Taktsignal ansteht, eine Steuerschaltung (46) zur Erzeugung eines Steuerbefehls am Ausgang (48) und eines Umschaltbefehls am Ausgang (49), einen Umschalter (30) zur Umschaltung der Phasenbeziehung (Referenz) der Phasenregelschaltung (32) und eine Modulationsschaltung (23) zum phasenrichtigen Fortführen des ersten Datensignals.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Modulationsschaltung (23) eine erste Differenzierstufe (9) und parallel eine zweite Differenzierstufe (10) enthält, daß der Eingang beider Differenzierstufen mit dem Takteingang (54) verbunden ist, daß an den Ausgang der Differenzierstufe (10) eine Invertierstufe (1) geschaltet ist, deren Ausgang mit einem Eingang der NAND-Schaltung (10) verbunden ist, daß ein Eingang einer weiteren NAND-Schaltung (2) mit dem Ausgang der Differenzierstufe (9) verbunden ist, daß ein Eingang einer dritten NAND-Schaltung (7) mit dem Daten-Eingang (22) verbunden, daß ein Eingang einen vierten NAND-Gatters (4) mit dem Eingang (25) zum Empfang des differenzierten Signals verbunden ist, daß der Ausgang des NAND-Gatters (7) mit einem Eingang eines fünften NAND-Gatters (6) verbunden ist, daß die zweiten Eingänge der NAND-Gatter (4, 6 und 7) direkt, die zweiten Eingänge der NAND-Gatter (2 und 3) über die Umkehrstufe (11) mit dem Syne-EN-Eingang verbunden ίο sind, daß der dritte Eingang des NAND-Gatters (3) über den Eingang (53) das binär-codierte Datensignal empfängt, daß die Ausgänge der NAND-Gatter (2, 3 und 4) mit den Eingängen des NAND-Gatters

(5) verbunden sind, daß der Ausgang des NAND-Gatters (5) mit dem Takteingang des /K-Flip-Flops (bistabilen Schaltstufe) (8), der Ausgang des Gatters

(6) mit dem /-Eingang, der Ausgang des NAND-Gatters (7) mit dem ^-Eingang verbunden ist und daß der (^-Ausgang des /K-Flip-Flops (der bistabilen Schaltstufe) (8) den Ausgang (52) des Modulators (23) bildet.