DE2750011C2

DE2750011C2 - Verfahren und Anordnung zum Erkennen eines AlS-Signals oder eines PCM-Signal-AusfaUs

Info

Publication number: DE2750011C2
Application number: DE19772750011
Authority: DE
Inventors: Guenther 8034 Germering Pexa
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-11-08
Filing date: 1977-11-08
Publication date: 1979-03-22
Also published as: DE2750011B1

Description

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Die Erfindung bezieht sich auf ein Verfahren und eine Anordnung zum Erkennen eines Auftretens eines mit Bitfehlern behafteten AIS-Signals anstelle eines PCM-Signals und zum Erkennen eines Ausfalls dieses PCM-Signals trotz auftretender Impulse.

PCM ist eine Abkürzung für Pulscodemodulation und AIS ist eine Abkürzung für Alarm Indication Signal.

Bei einem PCM-System wird beim Auftreten eines das gesamte Multiplexsignal betreffenden Fehlers an der nächsten Schnittstelle das gesamte Multiplexsignal durch ein AlS-Signal ersetzt. Dieses besteht aus einer andauernden Folge von Bits des Zustandes »1«. Durch Bitfehler bei der Übertragung treten jedoch auch beim AlS-Signal Bits mit dem Zustand »0« auf. die eine einwandfreie AISErkennung erschweren. Auch die einwandfreie Erkennung eines PCM-Signäl-Ausfalls wird erschwert, wenn durch Bitfehler trotzdem Impulse empfangen werden.

Aufgabe der Erfindung ist es, ein Verfahren anzugeben, mit dem AIS-Signale und ein PCM-Sigfial-Ausfall sicher erkennbar sind. Eine zusätzliche Aufgabe besteht darin, eine Anordnung zur Durchführung eines derartigen Verfahrens anzugeben.

Ausgehend von einem Verfahren der einleitend geschilderten Art, wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß innerhalb eines definierten Zeitraumes die im PCM-Signal auftretenden Obergänge vom Zustand »0« in den Zustand »1« oder vom Zustand »1« in den Zustand »0« gezählt werden, und daß bei einem unter einem definierten V/ert liegenden Ergebnis entweder bei überwiegendem Auftreten des Zusunds »1« AlS-Signal oder bei überwiegendem Auftreten des Zustands »0« PCM-Signal-Aüsfall gemeldet wird.

Beim erfindungsgemäßen Verfahren ist der Störeinfluß eines Bitfehlers, der mehrere aufeinanderfolgende Bits betrifft, gleich dem Störeinfluß eines einzelnen Bitfehlers. Da eine nennenswerte Anzahl der Störereignisse mehrere aufeinanderfolgende Bits betreffen, wird die AIS-Erkennungssicherheil merklich verbessert

Zur Durchführung des erfindungsgemäßen Verfahrens ist eine Anordnung von Vorteil, die dadurch gekennzeichnet ist, daß η D-Flipflops vorgesehen sind, die derart in Kette geschaltet sind, daß der D-Eingang des ersten D-Flipflops mit Masse, daß jeder Q-Ausgang mit dem D-Eingang des nachfolgenden Ö-Flipflops, daß jeder Takteingang mit dem PCM-Eingang und daß jeder Setzeingang mit dem Ausgang eines ausgangsseitig mit einem Prüftakteingang zusammengeschalteten ersten Inverters verbunden 5\nd, daß ferner ein weiteres D-FIipflop vorgesehen ist, dessen D-Eingang mit dem (^-Ausgang des n-ten Flipflops und dessen Takteingang mit dem Prüftakteingang verbunden sind, und daß ein erstes UND-Gatter vorgesehen ist, dessen erster Eingang mit dem Q-Ausgang des weiteren D-Flipflops, dessen zweiter Eingang mit dem PCM-Eingang und dessen Ausgang über einen ersten Tiefpaß mit dem Ausgang für AIS-Erkennung verbunden sind, und daß ein zweites UND-Gatter vorgesehen ist, dessen erster Eingang mit dem Q-Ausgang des weiteren D-Flipflops, dessen zweiter Eingang über einen zweiten Inverter mit dem PCM-Eingang und dessen Ausgang über einen zweiten Tiefpaß mit dem Ausgang für PCIvI Signal-Ausfall-Erkennung verbunden sind.

Anhand eines Ausführungsbeispiels wird die Erfindung nachstehend näher erläutert.

F i g. I zeigt eine erfindungsgemäße Erkennungsanordnung;

F i g. 2 zeigt einen Pulsplan für ung,-störten Betrieb;

Fig. 3 zeigt einen Pulsplan für das Auftreten eines AIS-Signals mit Bitfehlern und

Fig. 4 zeigt einen Pulsplan bei PCM-Signal- Ausfall mit Bitfehlern.

Fig. I zeigt eine erfindungsgemäße Erkennungsschaltung. Diese zeigt einen Eingang 1 für ein PCM Signal. D-Flipflops 2 bis 5. Inverter 6 und 7. UND-Gatter 8 und 9. Tiefpässe 10 und 11. einen Prüftakteingang 12. einen Ausgang 13 für AlSSignal-Erkennung und einen Ausgang 14 fur PCM-SignalAusfall-F.rkennung

Die Wirkungsweise der Anordnung nach F ig I wird an Hand der Pulspläne in den F 1 g 2 bis 4 näher erläutert Die Buchstaben a bis h bezeichnen sowohl Pulse als auch die Stellen in P ig. I, an denen diese Puiic auftreten. Weiter bedeuten Γ Prüftakl, AtS-E AIS-Signalerkenriung, PCM-AE PCM-SignauAusfall-Erkennung, 1 ^einfacher Fehler, 2Fzweifacher Fehler und 3F dreifacher Fehler.

Zu Beginn des definierten Zeitraumes werden die (^-Ausgänge der D-Flipflops 2 bis 4 durch den

invertierten Prüf takt Tin den Zustand »I« gesetzt. Mit dem ersten Obergang von »0« auf »1« des PCM-Signalejngangs 1 wird der Zustand »0« am D-Eingang des D-FIipflops 2 auf dessen (^-Ausgang übertragen.

Beim zweiten Obergang von »On auf »1« des PCM-Signals wird der Zustand »0« vom D-Eingang des D-Flipflops 3 auf dessen (^-Ausgang übertragen. Beim dritten Obergang von »0« auf »1« des PCM-Signals wird die »0« am D- Eingang des D-FIipflops 4 auf dessen Q-Ausgang übertragen, in dem D-Flipflop 5 wird heim nächsten Prüftakt Γ die »0« vom D-Eingang auf den (^-Ausgang übertragen. Da somit jeweils a· einem Eingang dsr UND-Gatter 8 und 9 eine »0« anliegt, krnn auch an den Ausgängen dieser UND-Gatter kein Signal auftreten. Da von einem normalen PCM-Signal ausgegangen wurde, kann auch keine AIS-Signa!erkennung oder PCM-Signal-Ausfall-Erkennung an den Ausgängen 13 oder 14 erfolgen. Fig. 2 zeigt die Pulse für die vorstehend beschriebenen Verfahrensschritte.

Der Pulsplan in F i g. 3 zeigt den Fall, daß anstelle des PCM-Signals am Eingang 1 ein AlS-Signal auftritt, das an einer Stelle einen einfachen Fehler IF und an einer anderen Stelle einen dreifachen Fehler in drei aufeinanderfolgenden Zeitschlitzen aufweist. Da nur zwei Fehler bzw. Fehlergruppen vorhanden sind, wird die »0« am D-Eingang des D-Flipflops 2 nur bis zum OAasgung des D-Flipflops 3 woitergeschoben. Dies hat zur Folge, daC die von der ursprünglichen Einstellung herrührende »I« beim nächsten Takt T über das D-Flipflop 5 zu den Eingängen der UND-Gatter 8 und 9 geschoben wird. Das AlS-Signal am Eingang 1 kann das UND-Gatter 8 passieren und zum Ausgang 13 gelangen. Durch den Inverter 7 ist dem AlS-Signal jedoch der Weg über das UND-Gatter 9 zum Ausgang 14 versperrt Die beiden Fehler spielen an den Ausgängen 13 und 14 für die Erkennung keine Rolle. Die gestrichelten Linien zu Beginn der Pulse c und d bedeuten, daß der Zustand vor Beginn des beschriebenen Zeitintervalls keine Rolle spielt.

Der Pulsplan nach Fig.4 zeigt den Fall eines PCM-Signal-Ausfalls, der jedoch durch einen doppelten und einen einfachen Fehler unterbrochen ist Da bei PCM-Signal-Ausfall am Eingang 1 überwiegend der Zustand »0« herrscht, fließt diese Information über den Inverter 7 und das UND-Gatter 9 zum Ausgang 14, während der Weg über das UND-Odtter 8 zum Ausgang 13 gesperrt ist Die beiden Fehler spielen auch hier für die Erkennung keine Rolle.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zum Erkennen eines Auftretens eines mit Bitfehlern behafteten AIS-Signals anstelle eines PCM-Signals und zum Erkennen eines Ausfalls dieses PCM-Signals trotz auftretender Impulse, dadurcn gekennzeichnet, daß innerhalb eines definierten Zeitraums die im PCM-Signal auftretenden Obergänge vom Zustand »0« in den Zustand »1« oder vom Zustand »1« in den Zustand »0« gezählt werden, und daß bei einem unter einem definierten Wert liegenden Ergebnis entweder bei überwiegendem Auftreten des Zustandes »1« AlS-Signai oder bei überwiegendem Auftreten des Zustands »0« PCM-Signal-Ausfall gemeldet wird.

2. Anordnung zur Durchführung des Verfahrens nach Anspruch I₁ dadurch gekennzeichnet, daß η D-Flipflops (2 bis 4) vorgesehen sind, die derart in Kette geschaltet sind, daß der D-Eingang des ersten D-Flipflops (2) mit Masse, daß jeder (^-Ausgang mit dem D- Eingang des nachfolgenden D-Flipflops, daß jeder Takteingang mit dem ^r'CM-Eingang (1) und daß jeder Se'zeingang mii dem Ausgang eines ausgangsscitig ni· eir.cm Prüftakteingang (12) zusammengeschalteten ersten Inverters (6) verbunden sind, daß ferner ein weiteres D-Flipflop (5) vorgesehen ist, dessen D-Eingant mit dem Q-Ausgang des n-ten D-Flipflops (4) und dessen Takteingang mit dem Prüftakteingang (12) verbunden sind, und daß ein erstes UND-Gatter (8) vorgesehen ist, dessen erster Eingang mit dem Q-Ausgang des weiteren D-Flipilops (5), dessen zweiter Eingang mit dem PCM-Eingang (1) und des.;n Ausgang über einen ersten Tiefpaß (JO) rr^;t dem Ausgang (13) für AIS-Erkennung verbunden sind, uiv^; daß ein zweites UND-Gatter (9) vorgesehen ist, dessen erster Eingang mit dem ζ)-Ausgang des weiteren D-Flipflops (5), dessen zweiter Eingang über einen zweiten Inverter (7) mit dem PCM-Eingang (1) und dessen Ausgang über einen zweiten Tiefpaß (11) mit dem Ausgang (14) für PCM-Signal-Ausfall-Erkennung verbunden sind.