DE2740954C2 - Basisgekoppelte bistabile Logikschaltung - Google Patents

Description

Anschluß für das inverse Datensignal verbunden ist, und daß die Kollektoranschlüsse des siebenten, achten, neunten und zehnten NPN-Transistors mit dem Anschluß für die positive Betriebsspannung verbunden sind.

Eine weitere bevorzugte Variante der Logikschaltung nach der Erfindung mit geringerem Aufwand an Transistoren ergibt sich dadurch, daß der vierte und der achte NPN-Transistor sowie der fünfte und der neunte NPN-Transistor zu jeweils einem Multiemittertransistor mit wenigstens zwei Emitteranschlüssen zusammengefaßt sind. Diese Ausführungsform bietet außerdem wegen der Verwendung von Transistoren und von Widerständen in einem günstigen Widerstandsbereich gute Möglichkeiten zur Herstellung in integrierter Technik.

Bei einer Vielzahl logischer Schaltungen wird eine Zweispeicher-Kippschaltung mit Vor- und Hauptspeicher benötigt, die auch als Master-Slave-Flip-Flop bezeichnet wird. Ein derartiges Master-Slave-Flip-Flop ergibt sich dadurch, daß zur Bildung eines Master-Slave-D-Flip-Flops ein Eingangs-D-Flip-Flop und ein mit diesem verbundenes Ausgangs-D-Flip-Flop vorgesehen sind, daß im Eingangs-D-Flip-Flop der 3., 4., 7., und 9. NPN-Transistor als Multiemittertransistoren mit wenigstens zwei Emitteranschlüssen vorgesehen sind, daß der fünfte und der achte NPN-Transistor entfallen, daß der zusätzliche Emitteranschluß des vierten NPN-Transistors mit dem ersten Emitteranschluß des zweiten Multiemittertransistors und der zusätzliche Emitteranschluß des neunten NPN-Transistors mit dem zweiten Emitteranschluß des ersten Multiemittertransistors verbunden sind, daß im Ausgangs-Flip-Flop der vierte und der neunte NPN-Transistor als Mutliemittertransisioren mit wenigstens zwei Emitteranschlüssen vorgesehen sind, und der fünfte, sechste, achte und zehnte NPN-Transistor entfallen, und daß der zusätzliche Emitteranschluß des vierten NPN-Transistors mit dem ersten Emitteranschluß des zweiten Multiemittertransistors und der zusätzliche Emitteranschluß des neunter . NPN-Transistors mit dem zweiten Emitteranschluß des ersten Multiemittertransistor verbunden sind, und daß der zusätzliche Emitteranschluß des dritten NPN- Transistors des Eingangs-Flip-Flops mit dem zweiten Emitteranschluß des ersten Multiemittertransistors des j Ausgangs-Flip-Flops und der zusätzliche Emitteranschluß des siebten NPN-Transistors des Eingangs-Flip-Flops mit dem zweiten Emitteranschluß des zweiten Multiemittertransistors des Ausgangs-Flip-Flops verbunden ist, daß der Basisanschluß des vierten NPN- -Transistors des Ausgangs-Flip-Flops mit dem Basisanschluß des neunten NPN-Transistors des Eingangs-Flip-Flops und der Basisanschluö des neunten NPN-Transistors des Ausgangs-Flip-Flops mit dem Basisanschluß des vierten NPN-Transistors des Eingangs-Flip-Flops > verbunden ist.

Anhand von in der Zeichnung dargestellten Ausführungsbeispielen soll die Erfindung im folgenden noch näher erläutert werden. Dabei zeigt

F i g. 1 ein D-Flip-Flop nach der Erfindung und h

Fig. 2 ein aus zwei D-FIip-Fiops kombiniertes Master-Slave-D-Flip-Flop.

Das in der F i g. 1 dargestellte D-Flip-Flop besteht aus den beiden Multiemittertransistoren 71 und 72, deren Basisanschlüsse über den Basiswiderstand R 6 miteinan- ~ der verkoppelt sind und die die beiden Verstärkerstufen eines Differenzverstärkers bilden. Zu diesem Zweck sind die Emitteranschlüsse der beiden Multiemittertransistoren über die Widerstünde R\ bzw. R 2 bzw. R 3 bzw. /?4 mit einem Anschluß für die negative Betriebsspannung verbunden, während die Kollektorwiderstände R 5, R 7 und der Basiswiderstand /?6 mit , einem Anschluß für die positive Betriebsspannung +UB verbunden sind. Durch einen als Emitterfolger geschalteten dritten Transistor 73, dessen Basisanschluß mit dem Kollektoranschluß und dessen Emitteranschluß mit dem ersten Emitteranschluß des ersten Multiemitterin transistors 71 verbunden sind, wird dessen Ausgangsspannung zurückgekoppelt, so daß sich zusammen mit den weiteren, als Emitterfolger geschalteten NPN-Transistoren 74, 75 und 76 ein D-Flip-Flop ergibt, wie es bereits Gegenstand des Hatiptpatents ist. Zusätzlich :, sind ein 7., 8., 9., und 10. NPN-Transistor vorgesehen, die ebenfalls als Emitterfolger geschaltet sind. Der Basisanschluß des siebenten NPN-Transistors 77 ist mit dem Kollektoranschluß des zweiten Multiemittertransistors 72 verbunden, an dessen erstem Emitteranschluß der .ή Emitteranschluß des siebenten Transistors angeschlossen ist, so daß sich auch auf dieser Seite des Differenzverstärkers eine Rückkopplung ergibt. Die Emitteranschlüsse der weiteren NPN-Transistoren 78, 79, 710 sind mit den Emitteranschlüssen des zweiten j-i Multiemittertransistors verbunden, so daß sich eine völlig symmetrische Schaltung ergibt, die aus einer linken und einer rechten bistabilen Teilschaltung besteht.

Durch die Verkopplung der beiden Teilschaltungen κι über die Basisanschlüsse der Multiemittertransistoren wird erreicht, daß sich die beiden Multiemittertransistoren nach Abklingen der Umschaltvorgänge jeweils in verschiedenen Zuständen, also entweder im leitenden oder im gesperrten Zustand, befinden. Dadurch sind die r. Ausgänge ζ)bzw. Qder beiden Multiemittertransistoren bzw. der beiden bistabilen Teilschaltungen zur gleichen Zeit immer auf unterschiedlichem Pegel, also im entgegengesetztem logischen Zustand.

Im sogenannten aktiven Taktzustand, bei dem das

ο Taktsignal C ein hohes Potential und das inverse Taktsignal C ein tiefes Potential angenommen haben, wiikt das Datensignal D auf einen der beiden Emitter des ersten Multiemittertransistors 71, das inverse Datensignal Ddagegen auf einen der beiden Emitter des

-, zweiten Multiemittertransistors 72. Dadurch wird beispielsweise durch ein Datensignal mit dem logischen Zustand Null und einem dementsprechenden inversen Datensignal mit dem logischen Zustand Eins der erste Multiemittertransistor 71 leitend und der zweite

[i Multiemittertransistor 72 gesperrt. Beim folgenden passiven Taktzustand mit einem Taktsignal C im logischen Nullzustand, alsojjei niedrigem Potential, und

einem invcrscn Taktsignal Cauf hohem Potential bleibt der eingestellte Zustand durch die Rückkopplungen bis

-> zum nächsten aktiven Taktzustand gespeichert. Neben dem Datensignal D bzw. D wirkt also auch das Taktsignal C bzw. C stets in Gegentaktansteuerung auf die beiden bistabilen Teilschaltungen bzw. auf die Emitter der beiden Multiemittertransistoren, wodurch

ι sich eine günstige Erhöhung der Störsicherheit ergibt.

In der F i g. 2 ist ein sogenanntes Master-Slave-Flip-Flop dargestellt. Ein Master-Slave-Flip-Flop arbeitet bekanntlich so, daß in dem einen, für das Eingangsflip-Föop aktiven Taktzustand dieses Flip-Flop das . anstehende Datensignal übernimmt, während gleichzeitig das Ausgangsflipflop sich in seinem passiven Taktzustand befindet, sein Eingang gesperrt ist und an seinem Ausgang das vorher gespeicherte Datensignal

entnommen werden kann. Im anderen, für das Eingangsflipflop passiven Taktzustand ist dessen Eingang gesperrt, während gleichzeitig das Ausgangsflipflop sich in seinem aktiven Taklzustand befindet und dabei das Datensignal vom Ausgang des Eingangsflipflops übernimmt.

Das in der F i g. 2 dargestellte Master-Slave-D-Flip-Flop mit Gegentaktansteuerung enthält zwei D-Flip-Flops nach der Fig. 1. ein erstes als Vorspeicher wirkendes Eingangs-Flip-Flop zur Verknüpfung der verschiedenen Eingangssignale und ein zweites als Hauptspeicher wirkendes Ausgangs-I'lip-Flop zur Erzeugung der Ausgangssignale. Das im oberen Teil der Fig. 2 dargestellte Eingangs-Flip-Flop entspricht dem D-Flip-Flop nach der Fig. 1 weitgehend, es sind lediglich die beiden Rückkopplungstransistoren 73 und 77 als Niu!tiemittertr3"si^c.toren ausgeführt außerdem sind der vierte und der achte Transistor 74/78 sowie der fünfte und der neunte Transistor 75, 79 zu Multiemittertransistoren 713, 717, 714, 719 mit zwei Emitteranschlüssen zusammengefaßt. Der zusätzliche Emitteranschluß des Transistors Γ14 ist mit dem ersten Emitteranschluß des Transistors 712 und der zusätzliche Emitteranschluß des Transistors 719 ist mit dem zweiten Emitteranschluß des Transistors 711 verbunden. Die beiden zusätzlichen Emitteranschlüsse der Rückkopplungstransistoren 713 und 717 dienen zur Verbindung des Eingangs- mit dem Ausgangs-Flip-Flop, indem sie die Eingangsemitterfolger des Ausgangsflip-Flops ersetzen.

Das Ausgangs-Flip-Flop entspricht dem Eingangs-Flip-Flop weitgehend, die Transistoren zur Aufnahme des Datensignals D bzw. D (716, 720) konnten wegen der Multiemitler-Rückkopplungstransistoren 713, 717 weggelassen werden. Die Eingangssignale für das Ausgangs-Flip-Ilop werden zum einen über die zusätzlichen Emitteranschlüsse der Rückkopplungstransistoren zu den jeweils zweiten Eniitteranschlüsscn der den Differenzverstärker des Ausgangsflip-Flops bildenden Multiemittertransistoren geführt, zum anderen ist der Eingangsanschluß für das Taktsignal C des Eingangs-Flip-Flops mit dem als Taktcingiing des Ausgangs-Flip-Flops wirkenden Basisanschluß des Transistors 729 und der Eingangsanschluß_des Eingangs-Flip-Flops für das inverse Taktsignal C mit dem als inverser Takteingang des Ausgangs-Flip-!-"!ops wirkenden Basisanschluß des Transistors 724 des Ausgangs-Flip-Flops verbunden. Während also die über die Emilter angekoppelten Signale von der linken Teilschaltung des Eingangs-Flip-Flops der linken Teilschaltung des Ausgangs-Flip-Flops und die der rechten Teilschaltung entsprechend übergekoppelt werden, erfolgt die Taktüberkopplung zur jeweils entgegengesetzten Teilschaltung.

Ein mit handelsüblichen Mikrowellentransistoren aufgebautes Master-Slave-D-Flip-Flop nach der F i g. 2 konnte im praktischen Betrieb bis zu Bitraten von über 1,2 Gbit/s betrieben werden.

Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Logikschaltung mit einem, zwei Verstärkerstufen mit jeweils einem N PN-Transistor enthaltenden Differenzverstärker, bei dem eine zweite Betriebsspannung so gewählt ist, daß bei fehlendem Eingangssignal der zweite Transistor gesperrt is; und bei dem der Signalausgang mit dem Kollektoranschluß eines der beiden Transistoren verbunden ist, bei der außerdem die Basisanschlüsse der beiden Transistoren miteinander und über einen Widerstand mit Masse verbunden sind, daß der Emitteranschluß des Transistors der ersten Verstärkerstufe unmittelbar an den Signaleingang und über einen Widerstand an die erste Betriebsspannung und der Emitteranschluß des Transistors der zweiten Verstärkerstufe unmittelbar an eine zweite Betriebsspannung angeschlossen sind und bei der als Transistor in der ersten Verstärkerstufe ein Multiemiüertransistor mit wenigstens zwei getrennt herausgeführten Emitteranschlüssen vorgesehen ist und jeder Emitteranschluß getrennt über je einen Widerstand mit der ersten Betriebsspannung verbunden ist, daß ein dritter NPN-Transistor vorgesehen ist, dessen Kollektoranschluß mit Masse, dessen Basisanschluß mit dem Kollektoranschluß des Multiemittertransistors und dessen Emiticranschluß mit einem der beiden Emitteranschlüsse des Multiemittertransistors der ersten Verstärkerstufe verbunden sind und daß die Kollektor-Basis-Gleichstromverstärkung des Multiemittertransistors der ersten Verstärkerstufe geringer als die des Transistors der zweiten Verstärkerstufe ist, daß zum Aufbau eines D-Flip-Flops e.'\n vierter NPN-Transistor vorgesehen ist, dessen Kollektoranschluß mit Masse, dessen Basisanschluß mit dem Takteingang und dessen Emitteranschluß mit dem Verbindungspunkt zwischen dem Emitteranschluß des dritten Transistors und dem einen Eniitteranschluß des Multiemittertransistors verbunden ist, daß ein fünfter und ein sechster NPN-Transistor vorgesehen sind, deren Kollektoranschlüsse miteinander und mit Masse und deren Emitteranschlüsse miteinander und mit dem anderen Emitteranschluß des Multiemittertransistors verbunden sind und bei denen der Basisanschluß des fünften Transistors mit dem Eingang für das inver e Taktsignal verbunden ist und der Basisanschluß des sechsten Transistors den Datenanschluß darstellt, nach Patentanspruch 4 von Patent 24 60 644, dadurch gekennzeichnet, daß als Transistor in der zweiten Verstärkerstufe ein zweiter Multiemittertransistor mit wenigstens zwei getrennt herausgeführten Emitteranschlüssen vorgesehen ist, daß die beiden Teile der Logikschaltung mittels eines mit dem Multiemittertransistor der zweiten Verstärkerstufe verbundenen 7., 8., 9. und 10. NPN-Transistors völlig symmetrisch aufgebaut sind und beide Multiemittertransistoren gleiche Stromverstärkungen aufweisen.

2. Logikschaltung nach Patentanspruch 1, dadurch gekennzeichnet, daß der erste Emitteranschluß (21) des zweiten Multiemittertransistors [TT) mit den zusammengeführten Emitteranschlüssen des 7. und des 8. NPN-Transistors (T7, TS) und über einen dritten Widerstand [R 3) mit dem Anschluß für die negative Betriebsspannung [-UB) verbunden ist, daß der zweite Emitteransehluß (22) des zweiten Multiemittertransistors (T2) mit den zusammengeführten Emitteranschlüssen des 9. und des 10. NPN-Transistors (7"9. 710) und über einen vierten Widerstand (R 4) mit dem Abschluß für die negative Betriebsspanung (- LJB) verbunden ist, daß der Kollektoranschluß des zweiten Multiemittertransistors (Γ2) mit einem Ausgangsanschluß für das inverse Ausgangssignal (Q), mit dem Basisanschluß des siebenten NPN-Transistors (T7) und über einen fünften Widerstand (R 5) mit dem Ansch'uß für die positive Betriebsspannung (+ LJB) bzw. mit Masse verbunden ist, daß der Basisanschluß des achten NPN-Transistors (7"8) den Eingang für das Taktsignal (C) und der Basisanschluß des neunten NPN-Transistors (Γ9) den Eingang für das inverse Taktsignal (C) darstellt, daß der Basisanschluß des zehnten NPN-Transistors (Γ10) mit einem Anschluß für das inverse Datensignal (D) verbunden ist, und daß die Kollektoranschlüsse des siebenten, achten, neunten und zehnten NPN-Transistors mit dem Anschluß für die positive Betriebsspannung (+ LJB) verbunden sind.

3. Logikschaltung nach Patentansprüchen 1 oder 2, dadurch gekennzeichnet, daß der vierte und der achte NPN-Transistor (Γ 4, 7"8) sowie der fünfte und der neunte NPN-Transistor (T5, Γ9) zu jeweils einem Multiemittertransistor (Γ14, Γ19) mit wenigstens zwei Emitteranschlüssen zusammengefaßt sind.

4. Logikschaltung nach Patentansprüchen 1, 2 oder 3, dadurch gekennzeichnet, daß zur Bildung eines Master-Slave D-Flip-Flops ein Eingangs-D-Flip-Flop und ein mit diesem verbundenes Ausgangs-D-Flip-Flop vorgesehen sind, daß im Eingangs-D-Flip-Flop der 3., 4., 7., 9. NPN-Transistor (Γ13, Γ14, 7Ί7, 7Ί9) als Multiemittertransistoren mit wenigstens zwei Emitteranschlüssen vorgesehen sind, daß der fünfte und der achte NPN-Transistor entfallen, daß der zusätzliche Emitteransehluß des vierten NPN-Transistors (Γ14) mit dem ersten Emitteransehluß des zweiten Multiemittertransistors (Γ12) und der zusätzliche Emitteransehluß des neunten NPN-Transistors (Γ19) mit dem zweiten Emitteransehluß des ersten Multiemittertransistors (Γ11) verbunden sind, daß im Ausgangs-Flip-Flop der vierte und der neunte NPN-Transistor als Multiemittertransistoren (Γ24, Γ29) mit wenigstens zwei Emitteranschlüssen vorgesehen sind, und der fünfte, sechste, achte und zehnte NPN-Transistor entfallen, und daß der zusätzliche Emitteransehluß des vierten NPN-Transistors (Γ24) mit dem ersten Emitteransehluß des zweiten Multiemittertransistors (Γ22) und der zusätzliche Emitteransehluß des neunten NPN-Transistors (Γ29) mit dem zweiten Emitteransehluß des ersten Multiemittertransistor (Γ21) verbunden sind, und daß der zusätzliche Emitteransehluß des dritten NPN-Transistors (Γ13) des Eingangs-Flip-Flops mit dem zweiten Emitteransehluß des ersten Multiemittertransistors (Γ21) des Ausgangs-Flip-Flops und der zusätzliche Emitteransehluß des siebten NPN-Transistors (Γ17) des Eingangs-Flip-Flops mit dem zweiten Emitteransehluß des zweiten Multiemittertransistors (Γ22) des Ausgangs-Flip-Flops verbunden ist, daß der Basisanschluß des vierten NPN-Transistors (Γ24) des Ausgangs-Flip-Flops mit dem Basisanschluß des neunten NPN-Transistors (7Ί9) des Eingangs-Flip-Flops und der Basisanschluß des neunten NPN-

Transistors (29) des Ausgangs-Flip-Flops mit dein Basisanschluß des vierten NPN-Transistors (Γ 14) des Eingangs-Flip-Flops verbunden ist.

Die Erfindung betrifft eine Logiksrhaltung mit einem, zwei Verstärkerstufen mit jeweils einem npn-Transistor enthaltenden Differenzverstärker, bei dem eine zweite Betriebsspannung so gewählt ist. daß bei fehlendem Eingangssignal der zweite Transistor gesperrt ist und bei dem der Signalausgang mit dem Kollektoranschluß eines der beiden Transistoren verbunden ist, bei der außerdem die Basisanschlüsse der beiden Transistoren miteinander und über einen Widerstand mit Masse verDunden sind, daß der Emitteranschluß des Transistors der ersten Verstärkerstufe unmittelbar an den Signaleingang und über einen Widerstand an die erste Betriebsspannung und der Emitteranschluß des Transistors der zweiten Verstärkerstufe unmiuelbar an eine zweite Betriebsspannung angeschlossen sind und bei der als Transistor in der ersten Verstärkerstufe ein Multiemiitertransistor mit wenigstens zwei getrennt herausgeführten Emitteranschlüssen vorgesehen ist und jeder Emitteranschluß getrennt über je einen Widerstand mit der ersten Betriebsspannung verbunden ist. daß ein dritter NPN-Transistor vorgesehen ist, dessen Kollektoranschluß mit Masse, dessen Basisanschluß mit dem Kollektoranschluß des Multiemittertransistors und dessen Emitteranschluß mit einem der beiden Emitteranschlüsse des Multiemittertransistors der eisten Verstärkerstufe verbunden sind und daß die Kollektor-Basis-Gleichstromverstärkung des Multiemittertransistors der ersten Verstärkerstufe geringer als die des Transistors der zweiten Verstärkerstufe ist, daß zum Aufbau eines D-Flip-Flops ein vierter NPN-Transistor vorgesehen ist, dessen Kollektoranschluß mit Masse, dessen Basisanschluß mit dem Takteingang und dessen Emitteranschluß mit dem Verbindungspunkt zwischen dem Emitteranschluß des dritten Transistors und dem einen Emitteranschluß des Multiemittertransistors verbunden ist, daß ein fünfter und ein sechster N PN-Transistor vorgesehen sind, deren Kollektoranschlüsse miteinander und mit Masse und deren Emitteranschlüsse miteinander und mit dem anderen Emitteranschluß des Multiemittertransistors verbunden sind und bei denen der Basisanschluß des fünften Transistors mit dem Eingang für das inverse Taktsignal verbunden ist und der Basisanschluß des sechsten Transistors den Datenanschluß darstellt, nach Patentanspruch 4 von Patent 24 60 644.

Eine derartige Logikschaltung ist aus der DE-OS 24 60 644 entsprechend dem Hauptpatent bekannt.

Die Logikschaltung nach dem Hauptpatent betrifft ein Daten-Auffang-Flip-Flop (D-Flip-Flop), das einen basisgekoppelten Differenzverstärker enthält, dessen eine Verstärkerstufe durch einen Multiemittertransistor mit wenigstens zwei Emitteranschlüssen gebildet ist, der eine Rückkopplung vom Kollektor auf einen zugeschal- < teten Emitterfolger und weitere Emitterfolger enthält, die zwischen die Eingangsanschlüsse und die Emitteranschlüsse des Multiemittertransistors geschaltet sind.

Durch die Anwendung der Basiskopplung zwischen dem Multiemittertransistor der einen Verstärkerstufe ■ und einem mit dem Emitteranschluß auf Referenzpotential liegenden weiteren Transistor ergibt sich bereits eine sehr hohe Schallgeschwindigkeit. Eine weitere Erhöhung der Schallgeschwindigkeit bei der Verwendung der gleichen Transistoren ist in bekannter Weise dadurch möglich, daß durch eine sehr niederohmige Schaltungsanordnung die Wirkung parasitärer Kapazi-) täten verringert wird. Durch die niederohmige Schaltungsanordnung steigen aber die Ströme in den Transistoren und damit die Leistungsaufnahme in unerwünschtem Maße an. Außerdem fällt die Grenzfrequenz der Transistoren bei Überschreiten eines in optimalen Stromwenes wieder ab, so daß durch eine niederohmige Schaltungsanordnung nur eine sehr begrenzte Erhöhung der Schaltgeschwindigkeit möglich ist und daher außerdem die notwendige Sicherheit gegen Störungen nicht mehr gewährleistet ist.
i) Die Aufgabe der Erfindung besteht also darin, bei Logikschaltungen nach Art eines D-Flip-Flops der eingangs erwähnten Art bei Schaltgeschwindigkeiten im Gigahertzbereich eine höhere Störsicherheit zu erreichen.

2n Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß als Transistor in der zweiten Verstärkerstufe ein zweiter Muliiemittertransistor mit wenigstens zwei getrennt herausgeführten Emitteranschlüssen vorgesehen ist, daß die beiden Teile der Logikschaltung mittels r. eines mil dem Multiemittertransistor der zweiten Verstärkerstufe verbundenen 7„8., 9. und 10. NPN-Transistors völlig symmetrisch aufgebaut sind und beide Multiemitlertransistoren gleiche Stromverstärkungen aufweisen. Dabei können statt der Taktsignale auch i" andere zu verknüpfende Signale zugeführt werden.

Der besondere Vorteil der erfindungsgemäßen Logikschaltungen liegt darin, daß neben dem Betrieb bei höheren Schaltgewschwindigkeiten durch die symmetrische Ansteuerung sich Störsignale gegenseitig aufheben ;> und dadurch eine höhere Störsicherheit erreicht wird, außerdem ist auch ein Betrieb mit geringerem Logikpegel möglich. Demgegenüber wird zusätzlich zum Eingangssignal auch das inverse Eingangssignal benötigt. Dies stellt jedoch keinen wesentlichen 4ii Nachteil dar, da bei den weiteren bekannten Logikschaltungen mit Basiskopplung der beiden Differenzverstärkerstufen ohnehin neben dem Ausgangssignal auch immer ein inverses Ausgangssignal abgegeben werden kann und außerdem die bei Anordnungen nach dem r> Stand der Technik benötigte Referenzspannungsquelle entfallen kann.

Eine wegen ihres übersichtlichen Aufbaus bevorzugte Ausführungsform der Logikschaltung nach der Erfindung ergibt sich dadurch, daß der erste Emitteranschluß ">ii des zweiten Multiemittertransistors mit den zusammengeführten Emitteranschlüssen des 7. und des 8. NPN-Transistors und über einen dritten Widerstand mit dem Anschluß für die negative Betriebsspannung verbunden ist, daß der zweite Emitteranschluß des ij zweiten Multiemittertransistors mit den zusammengeführten Emitteranschlüssen des 9. und des 10. NPN-Transistors und über einen vierten Widerstand mit dem Anschluß für die negative Betriebsspannung verbunden ist, daß der Kollektoranschluß des zweiten N'ultiemitter-Ii transistors mit einem Ausgangsanschluß für das inverse Ausgangssignal, mit dem Basisanschluß des siebenden NPN-Transistors und über einen fünften Widerstand mit dem Anschluß für die positive Betriebsspannung bzw. mit Masse verbunden ist. daß der Basisanschluß des ' achten NPN-Transistors den Eingang für das Taktsignal unu der Basisanschluß des neunten NPN-Transistors den Eingang für das inverse Taktsignal darstellt, daß der Basisanschluß des zehnten NPN-Transistors mit einem