DE2738185C2 - - Google Patents

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DE2738185C2
DE2738185C2 DE19772738185 DE2738185A DE2738185C2 DE 2738185 C2 DE2738185 C2 DE 2738185C2 DE 19772738185 DE19772738185 DE 19772738185 DE 2738185 A DE2738185 A DE 2738185A DE 2738185 C2 DE2738185 C2 DE 2738185C2
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Otto Josef Ing.(Grad.) 8000 Muenchen De Muehlbauer
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Siemens AG
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Siemens AG
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Description

Die Erfindung betrifft einen Widerstand für MOS-integrierte Schaltkreise gemäß dem Oberbegriff des Patentanspruchs 1.
Es ist bekannt, in MOS-integrierten Schaltkreisen MOS-Transis­ toren sowohl vom Depletion-Typ als auch vom Enhancement-Typ (Anreicherungstyp) als Widerstände zu verwenden. Bei Enhance­ ment-Typen werden dabei gewöhnlich die Gates an V DD bzw. V GG geschaltet, während bei Depletion-Typen gewöhnlich Gate und Source miteinander verbunden werden.
Eine der Anforderungen an derartige Widerstände ist ihre Linea­ rität in einem weiten Spannungsbereich. Bei der vorgenannten Ver­ bindung von Gate und Source von Depletion-Typen wird die Wider­ standskennlinie von einer gewissen Drain-Source-Spannung an nicht linear und verläuft oberhalb dieser Spannung in die Sättigung.
Aus der DE-OS 24 35 606 ist die Reihenschaltung aus mehreren, jeweils über Source und Drain miteinander verbundenen MOS-Tran­ sistoren vom Verarmungstyp bekannt, bei denen das Gate jedes MOS-Transistors mit seiner Source oder Drain kurzgeschlossen ist. Bei einer symmetrisch zu betreibenden Schaltung sind die Gate zweier Transistoren mit dem Verbindungspunkt zwischen den beiden Transistoren kurzgeschlossen; diese Schaltung besitzt einen vergleichsweise hohen Widerstand, der nur für kleine Spannungen linear arbeitet.
Der Erfindung liegt die Aufgabe zugrunde, einen niederohmigen Widerstand mit geringer benötigter Integrationsfläche zu schaf­ fen, der ohne Kompensationsmaßnahmen in einem großen Bereich symmetrisch und linear arbeitet.
Diese Aufgabe wird bei einem Widerstand der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.
Die Erfindung wird im folgenden anhand eines in der Figur der Zeichnung dargestellten Ausführungsbeispiels näher erläutert, das einen hinsichtlich der Polarität symmetrischen linearen Widerstand mit zwei MOS-Transistoren T 1 und T 2 vom Depletion- Typ zeigt, deren entsprechende Elektrodenbezugszeichen für Gate G, Source S und Drain D mit einem Index 1 bzw. 2 versehen sind. Die beiden Transistoren T 1 und T 2 sind erfindungsgemäß antiparallel geschaltet und Gate und Drain jedes Transistors sind jeweils direkt miteinander verbunden.
Die erfindungsgemäße Schaltung verläuft hinsichtlich der Polari­ tät symmetrisch und linear, d. h., daß sich der Widerstand bei einer Eingangsspannung mit symmetrischer Polarität über einen weiten Bereich linear verhält. Ein linearer Kurvenverlauf ergibt sich auch, wenn Strommessungen an entsprechenden als Widerstand betriebenen MOS-Transistoren durchgeführt werden.
Die Erfindung besitzt neben der Symmetrie und der Kennlinien- Linearität den Vorteil, daß wegen der nicht notwendigen Kenn­ linien-Korrektur bei der Herstellung keine Kompensationsmaß­ nahmen zur Eliminierung von Schmutzeffekten erforderlich sind.
Ein wesentlicher Vorteil von erfindungsgemäßen Widerständen be­ steht auch darin, daß sie vergleichsweise niederohmig sind und in integrierten Schaltkreisen wesentlich weniger Fläche benötigen als entsprechende aus Diffusions- bzw. Polysiliziumstrecken auf­ gebaute Widerstandstypen.

Claims (1)

  1. Widerstand für MOS-integrierte Schaltkreise in Form zweier MOS-Transistoren vom Depletion-Typ (Verarmungstyp) mit einer direkten Verbindung ihrer Gate mit einer der Elektroden der jeweiligen gesteuerten Strecke, gekennzeichnet durch die Antiparallelschaltung der beiden MOS-Transis­ toren (T 1 , T 2) vom Depletion-Typ, deren Gate (G 1, G 2) und Drain (D 1, D 2) jeweils direkt miteinander verbunden sind.
DE19772738185 1977-08-24 1977-08-24 Widerstand fuer mos-integrierte schaltkreise Granted DE2738185A1 (de)

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