DE2735319A1

DE2735319A1 - Schaltungsanordnung zur zusammenhaengenden codierung von zeichen und zur zeichendecodierung der ursprungszeichen

Info

Publication number: DE2735319A1
Application number: DE19772735319
Authority: DE
Inventors: Richard Fairbanks Arnold; Yitzhak Dishon; Norman Ken Ouchi; Marshall I Schor
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1976-09-02
Filing date: 1977-08-05
Publication date: 1978-03-09
Also published as: JPS5918735B2; US4099257A; CA1106975A; IT1114120B; FR2363830A1; AU510455B2; AU2814177A; JPS5330211A; GB1580570A; FR2363830B1

Description

Anmelderin: International Business Machines Corporation, Armonk, N.Y. 10504

Schaltungsanordnung zur zusammenhängenden Codierung von Zeichen und zur Zeichendecodierung der Ursprungszeichen

Die Erfindung betrifft eine Schaltungsanordnung zur zusammenhängenden Codierung von Zeichen und zur Zeichendecodierung der Ursprungszeichen entsprechend dem Oberbegriff des Patentanspruchs 1.

Insbesondere wird dabei ein Mechanismus angesprochen zur Lösung von Doppeldeutigkeiten bei Übergängen zwischen Zeichenfolgen verschiedener Alphabete. Damit ist auch bei der Codierung die Zuordnung optimaler unterschiedlicher Wortlängen möglich. Des weiteren ermöglicht die Erfindung die Sinndeutung trennungsloser Bitfolgen von Worten mit unterschiedlicher Wortlänge und die Auflösung von Doppeldeutigkeiten bei der Decodierung zu Darstellungen mit fester Wortlänge.

Die Umcodierung fest gegebener Wortlängen zu unterschiedlichen Wortlängen besteht aus der Zuordnung je eines Codewortes c(a) unterschiedlicher Länge zu einem Codewort b(a) fester Länge. Jedes Codewort fester Länge sei ein Zeichen "a" in einem Quellalphabet "A".

Da b(a) sowohl ein Zeichen a. in A. als auch a. in A_ bedeuten kann, sind Doppeldeutigkeiten sowohl beim Codieren als auch beim Decodieren zu erwarten. Der Codierer muß bestimmen, wenn ein übergang von einem Alphabet in ein anderes stattfindet, um eine optimale Codezuordnung von c(a) bei variierender Wortlänge zu gewährleisten. Der Decodierer muß andererseits

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bestimmen, welches Alphabet seitens des Codierers benutzt wird, um eine kommalose Bitfolge richtig zergliedern und Codeworte b(a) gegebener Länge ordnungsgemäß den empfangenen Codeworten c(a) variierender Codelänge zuordnen zu können.

Wenn fest gegebene Längen für die Codeworte benutzt werden, ergeben sich Vorteile bezüglich Kosten und Leistungsfähigkeit beim Speichern, Übertragen und Verarbeiten von Zeichenalphabeten. Zu diesen Vorteilen gehört die Gleichartigkeit und Standardisierung der Speicherzellen und Registergrößen, die Zahl der Leiter bei Parallel-Datenkanälen und die reduzierte oder nicht bestehende Forderung nach einer Zeichenabgrenzung. Eine Wiedergabe in Form von Worten unterschiedlicher Länge ist jedoch ebenfalls sehr vorteilhaft beim Obertragen und Speichern, wenn die mittlere Wortlänge komprimierter Codeworte kürzer als die der Worte fester Länge ist.

Ein englischer Text kann mittels Worten vorgegebener Länge aus verschiedenen Alphabeten maschinengeschrieben werden. Es soll z.B. ein Alphabet mit A, B,..., Z, ein Alphabet mit Kleinbuchstaben a, b,..., ζ und ein Alphabet von Ziffern und Zeichen 1, 2, 3,..., %, + usw. verwendet werden. Es wäre möglich, einen Code mit Worten fester Länge L aufzustellen, dessen Kapazität gegeben ist durch 2 > T = Zahl der Großbuchstaben plus Zahl der Kleinbuchstaben usw. Wenn jedoch R <T ist, dann sind einige Codeworte b(a) doppeldeutig. Die Kosten-, abwägungen mögen dabei ergeben, daß die Vergrößerung der Länge L von b(a) aufwendiger ist als die Verwendung von Mechanismen zur Lösung der Doppeldeutigkeit.

Die Umcodierung von fester in variierende Wortlänge wird dann interessant, wenn die Darstellung in variierender Wortlänge eine verdichtete Wiedergabe ermöglicht. Eine Verdichtung wird erreicht unter Anwendung gewisser statistischer Regelmäßigkeiten bezüglich des Quellalphabets. Die am häufigsten ver-SA 975 024 809810/0640

wendete Regelmäßigkeit nutzt die Anordnung der Zeichen nach ihrer durchschnittlichen Häufigkeit und Zuordnung der kürzesten Codeworte zu den Zeichen, die am häufigsten vorkommen. Dies kann dazu führen, daß die am seltensten vorkommenden Zeichen sehr langen Codeworten entsprechen. Eine obere Begrenzung der Codewortlänge ist durch die verwendete Registergröße gegeben. Um lange Register zu vermeiden, werden die wenig häufigen Zeichen, deren variierende Codewortlänge mehr als die Länge eines vorgegebenen Registers benötigt, mit einem speziellen Vorsatz übertragen, auf den das Zeichen in nicht codierter Ursprungsform übertragen wird. Dies bedeutet, daß die Ausgabe des Codierers aus häufigen Codeworten mit unterschiedlicher Wortlänge und wenig häufigen Worten vorgegebener Länge mit Spezialvorsatz besteht.

Die Codiererausgabe kann als serielle, trennungslose Bitfolge mit Codeworten variierender Länge erfolgen. Die Einfügung von Kommas oder Trennungen zwischen die einzelnen variierenden Worte würde den erwarteten Vorteil andererseits scharf beschneiden.

Der Stand der entsprechenden Technik mit vielen Beispielen von Codierern mit fester und variierender Wortlänge ist sehr umfangreich. Zum Beispiel beschreibt Blasbalg in der US-PS 3 237 170 und der entsprechenden DT-PS 12 49 924 einen anpassungsfähigen Verdichter, der die Zuordnung von Codeworten variierender Länge nach der Statistik der relativen Auftretenshäufigkeit im Quellalphabet betreibt. Wernikoff führt gemäß seiner US-PS 3 394 352 jedes Wort vorgegebener Länge parallel verschiedenartig aufgebauten Codierern zu; das kürzeste dabei aus einer Vielzahl ausgelesene Codewort wird mit einer Markierung verwendet, die die Decodierung ermöglicht.

Blasbalgs Erfindung wechselt die Länge der ausgegebenen Codeworte, hält dabei aber eine 1:1-Zuordnung zwischen eingege-

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-· 7 —

benen und ausgegebenen Zeichen bei. Dasselbe kann schließlich auch über Wernlkoffi Erfindung gesagt werden; die Ausgäbemarkierung kennzeichnet jeweils, welcher Codlerer/Decodierer zu verwenden ist. Das verbleibende Problem ist jedoch die Lösung von doppeldeutigen Umsetzungen, einerseits im Codierer und andererseits auch im Decodierer.

Die Aufgabe der vorliegenden Erfindung ist die Angabe einer Schaltungsanordnung zur Codierung von Zeichen fester Wortlänge und zur Rückumsetzung der gewonnenen Codierungen wechselnder Wortlänge, wobei das Probelm doppeldeutiger Codierungen und Decodierungen vermieden wird.

Die Lösung dieser Aufgabe ist im Patentanspruch 1 gekennzeichnet. Vorteilhafte Ausgestaltungen sind in den Unteransprüchen beschrieben.

Die Erfindung beruht auf der Beobachtung, daß ein sogenannter Markov-Prozessor eine Gedächtniseigenschaft aufweist und daß seine von Fall zu Fall wechselnden Bedingungen entsprechend empirisch-statistischen Beziehungen zwischen Codeworten vorgegebener und veränderlicher Länge modifiziert werden. Damit wird der Sinnzusammenhang gewahrt und die entsprechenden Alphabetteile identifiziert. Zum Beispiel mag die Vorkommenshäufigkeit eines bestimmten Großbuchstabens mit gegebenem Codewort vorgegebener Länge in einer Folge von K Großbuchstaben klein sein. Ein anderer Fall mag sein, daß b(a) nach einer beliebigen Folge von Kleinbuchstaben einem Großbuchstaben entspricht. Die Wahrscheinlichkeiten für die beiden vorgenannten Fälle sind vernachlässigbar. Diese Beobachtungen lassen jedoch eine Reihe von Folgerungen ziehen für die Zuordnung doppeldeutiger Zeichen zum gleichen oder nicht zum selben Alphabet, das vorab gerade gelaufen ist. Die exakten Regeln wechseln jedoch mit den erfahrungsgemäßen Statistikwer-

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- 8 ten und dem Wechseln des Quellalphabets.

Der Erfindungsgegenstand wird anhand einer Anordnung beschrieben zur Erzeugung eines von mehreren Codeworten c(a^) und c(a), das der Binärwiedergabe b. (a) vorgegebener Wortlänge entspricht, wobei b(a) für die entsprechenden Quellalphabetzeichen steht, nämlich a. als Zeichen im Alphabet A. und a. als Zeichen im Alphabet A₂. Die betrachtete Anordnung enthält ein Zustandsregister und eine Zustandsumschaltung zum Wechsel eines gegenwärtigen Zustande G des Registers auf einen einer Vielzahl nächster Zustände entsprechend einem gegebenen Signal S. bzw. S.; des weiteren einen Speicher, der c(a) und S als Funktion des Speicherplatzes für b(a) bei G enthält. Schaltkreise zur Erkennung der einzelnen Worte b(a) vorgegebener Länge und der gegebenen Zustandsdarstellung von G, die Zuführung des ausgelesenen Codewortes c(a) variierender Länge zum Ausgang sowie die Zuleitung des gebildeten Signals S zu den Schaltkreisen für die Zustandsumschaltung.

Die Zustandsumschaltung erfolgt entsprechend einem Schema von Markov-Prozessorzuständen und Umschaltwegen. Dieses Schema genügt gewissen statischen Regelmäßigkeiten bei Folgen von Codeelementen gegebener Länge und der relativen Wahrscheinlichkeit, daß eine oder mehrere aufeinanderfolgende Doppeldeutigkeiten bei bestimmten Folgen in einem gegebenen Alphabet auftreten und empirisch zu codieren bzw. zu decodieren sind. Der Markov-Prozessor beginnt bei einem beliebigen Zufallsanfangszustand und geht gemäß der laufenden Folge von Zeichen in einer Zustandsfolge weiter. Für ein beliebiges gegebenes b(a) und den gegenwärtigen Zustand G läßt sich das Alphabet A, c(a) und der Weg durch Tabellenauslesung bestimmen. c(a) ist dabei jeweils die augenblickliche Codiererausgabe. Gleichzeitig läßt die Zustandumschaltung das Register vom gegenwärtigen Zustand zum nächsten Zustand entsprechend dem Schema

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und dem tabellenausgelesenen Wert für S wechseln.

Die Erfindung macht sich dabei die Tatsache zunutze, daß die mögliche Zahl von gegenwärtigen Codiererzuständen auf eine kleinere Zahl von Zuständen einschränkent schematisiert werden kann. Dies aufgrund der Tatsache, daß eine Folge von Zeichen im gleichen Alphabet die Anordnung in einer zu erwartenden Zustandfolge laufen läßt. Damit ist der Speicher- und Verarbeitungsumfang zur Durchführung der Codierung und Decodierung reduzierbar.

Für den Empfang einer Folge von Codeworten variierender Länge in Form einer ungetrennten Bitfolge enthält der Decodierer eine Codierungslogik und einen Markov-Prozessor für die sinngemäße Trennung der Zeichen in der Folge einerseits und zur Lösung der Frage, ob ein gegebenes c(a) das Zeichen b(a.) oder b(a.) darstellt. Dabei macht der Markov-Prozessor im Decodierer dieselbe Zustandfolge mit wie der Markov-Prozessor im Codierer,

Das gewählte Ausführungsbeispiel wird nachstehend anhand der zugehörigen Zeichnungen beschrieben.

Fig. 1A zeigt einige Beispiele von Codewortfolgen mit

Codeworten vorgegebener Länge mit und ohne Doppeldeutigkeiten und anzuwendende Verfahrensregeln .

Fign. 1B und 1C zeigen als Tabelle und als Schema eine Zu-

standsumschaltung, die die Regeln gemäß Fig. 1A anwendet.

Fig. 2 zeigt ein Register zur Speicherung der Identität des jeweiligen Zustande und einen die

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einzelnen aufeinanderfolgenden Zustände verfolgenden Mechanismus.

Fign. 3Ά und 3B stellen den tabellarischen Inhalt eines codierenden und decodierenden Festwertspeichers dar.

Fig. 4 zeigt die Zusammenschaltung des Codierers und Decodierers nach der Erfindung.

Fig. 5Ά zeigt den logischen Aufbau des Codieres und Fig. 5B ein zugehöriges Zeitdiagramm.

Fig. 6A zeigt den logischen Aufbau des entsprechenden Decodierers und Fig. 6B wiederum ein zugehöriges Zeitdiagramm.

Es ist bekannt, daß Codeworte c variierender Länge jeweils 1:1 einem Zeichen eines gegebenen Alphabets zuordenbar sind. Die Codewortlänge L sei umgekehrt proportional der relativen Auftretenshäufigkeit P des jeweiligen Zeichens im Text. Algorithmen zur Minimierung der durchschnittlichen Länge von Codeworten variierender Länge zu den einzelnen Zeichen eines Alphabeths sind durch den Stand der Technik ebenfalls voll erfaßt. Dazu wird hingewiesen auf die DT-PS 21 44 113 entsprechend US-PS 3 675 211, DT-OS 21 39 731 entsprechend US-PS 3 675 212 und DT-OS 22 05 422 entsprechend US-PS 3 701 111. Diese basieren gänzlich oder zum Teil auf der Arbeit von Huffman, "A Method for the Construction of Minimum Redundancy Codes" in Proceedings of the IRE, September 1952, Seiten 1098 bis 1101.

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In Tabelle I sind zwei beliebige, verschiedene Alphabete A₁ und A- dargestellt. Die Zeichen a. von A. entsprechen den Zahlen 1, 2, 3,...,7. Entsprechend enthält A_ die Kleinbuchstaben t bis z. Auf die relative Häufigkeit PU₁) folgt ein nach Huffman codiertes Wort c(a.) optimaler Länge. Die Länge L(a.) des Codewortes c(a.) ist in der nächsten Spalte aufgeführt. Schließlich ist für jede Eingabe das Produkt P(a.)xL(a.) gebildet. Die Huffman-Codes wurden für beide Alphabete unabhängig ermittelt. Es ist dabei zu beachten, daß das minimale durchschnittliche Huffman-Produkt PxL für das Alphabet A₁ 0,34, dagegen das für A_ 0,25 ist. Daraus folgt, daß bezüglich ihrer Quellalphabete optimierte Codes nicht optimal sind, wenn verkettete Folgen ablaufen. Zu beachten ist insbesondere die Länge der wenig häufig vorkommenden Zeichen.

TABELLE I

^ai	P(a_±)	c(a_±)	L(a_±)	P(a_±)	^aj	P(a.)	C	(a )	L(a.)	PUj)
				XLU₁)						xL(a.)
1	0,20	10	2	0,40	t	0,10		000	3	0,30
2	0,18	OOO	3	0,54	U	0,09		1010	4	0,36
3	0,10	011	3	0,30	V	0,09		1011	4	0,36
4	0,10	110	3	0,30	W	0,07		1OO1	4	0,28
5	O,1O	111	3	0,30	X	0,06		1000	4	0,24
6	0,06	0101	4	0,24	y	0,03	1	1110	5	0,15
7	0,06	00100	5	0,30	Z	0,01 111	1	1110	8	0,08
Durchschnitt = 2	,38/7 =	0,34	Durchschnitt		= 1,	77/7 ■	0,25

In Fig. 1A sind Folgen alphabetischer Codeworte gegebener Länge dargestellt. Zur Beschreibung der vorliegenden Erfindung wird angenommen, daß diese Folgen, ihre Statistiken und ihre

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Quellalphabete völlig willkürlich sind. Jedes Zeichen a^ in der Figur ist ein Zeichen des Alphabets A. und jedes Zeichen a, ein Zeichen des Alphabets A„.

Folgen von Codeworten gegebener Länge, die Zeichen im gleichen Alphabet bedeuten, wie b(a.) , b(a.), ... b(a.) erfordern, daß die Anordnung zur Codierung und Decodierung des nächsten Zeichens im gleichen Alphabet verbleibt. Sobald eine Folge durch ein einziges doppeldeutiges Zeichen (?) unterbrochen wird, verbleibt die Anordnung noch im gleichen Alphabet. Ein doppeldeutiges Zeichen kann jedoch andeuten, daß ein Alphabetwechsel vorliegt. Bei Folgen im Alphabet A₁, die durch zwei zweifelhafte Zeichen (2)@ unterbrochen sind, ist auf das andere Alphabet A_ zur Codierung und Decodierung des nächsten Zeichens überzugehen. Wenn Folgen im Alphabet A- durch vier aufeinanderfolgende zweideutige Zeichen ©©(D© unterbrochen werden, dann ist zum ersten Alphabet A₁ zurückzugehen.

In den Fign. 1B und 1C ist eine Zustandsübergangstabelle und ein entsprechendes Übergangsschema dargestellt. Die Anordnung muß genügend Erinnerungskapazität für die Zustände bis zu vier aufweisen. Dies entspricht den Notwendigkeiten beim Alphabet A-, bei dem vier zweideutige Zeichen aufeinanderfolgen können. Die Zustandsübergangstabelle beruht auf der Annahme, daß die Anordnung zu Beginn in irgend einem internen Zustand steht. Dann wird für jede Kombination von Folgen ein neuer Zustand definiert, zu dem die Anordnung vom Anfangszustand aus hinlaufen kann. Für jeden Zustand, zu dem die Anordnung vom ersten Zustand aus hingegangen sein kann, wird dieser Prozeß zur Bestimmung von Folgezuständen wiederholt. Ein graphisches Schema des Tabelleninhalts ist das in Fig. 1C dargestellte. Die Tabelle und das Schema können wie folgt gelesen werden:

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Angenommen, daß die Anordnung zuerst Im Zustand 1 steht und ein Zeichen b(a.) zur Codierung empfangen wird; die Anordnung geht dann in den Zustand 2 auf dem mit "1" bezeichneten Weg über. Wenn dagegen b(a.) zur Codierung zugeführt wird, verbleibt die Anordnung im gleichen Zustand 1.

Wenn beim Start im Zustand 1 eine Folge von Zeichen b(a.) b(a.), ..., b(a.) aufgenommen wird, dann geht die Anordnung durch die aufeinanderfolgenden Zustände 1, 2, 3, 4 hindurch und bleibt im Zustand 5. Wenn andererseits von irgendeinem anderen Anfangszustand ausgegangen wird und eine Folge b(a.), ..., b(a.) zu verarbeiten ist, geht die Anordnung zurück zum Zustand 1.

Die die verschiedenen aufeinanderfolgenden Zustände verbindenden Wege sind mit i bzw. j bezeichnet. Eine Folge im gleichbleibenden Alphabet läßt die Anordnung entweder zum Zustand 1 oder zum Zustand 5 hinstreben. Dies wird anhand der Beschreibung der Fig. 2 erläutert.

In Fig. 2 ist ein Register 7 zur Speicherung der Identität des gegenwärtigen Zustande und ein Zustandswechsel-Verfolgungsmechanismus dargestellt. Der Inhalt des Registers 7 gibt den internen Zustand des Codierers bzw. Decodierers an und dient zur Steuerung des Zugriffs in einem Festwertspeicher 9. Der Inhalt dieses Festwertspeichers umfaßt den Inhalt der Zustandsübergangs-Tabelle gemäß Fig. 1B einschließlich der binären Markierung des nächst zu erreichenden Zustande, wenn das zu codierende Zeichen bfa^) bzw. b(a.) ist. Wenn die Anordnung z.B. im Zustand 4 steht und das zu codierende Zeichen b(a.) ist, dann ist der nächst zu erreichende Zustand der Zustand 2 = 010. Wenn dagegen im Zustand 4 ein Zeichen b(a.) zu codieren ist, dann 1st der nächst zu erreichende Zustand der Zustand 5 = 101.

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Der Festwertspeicher 9 wird aufgrund des Inhalts des Registers 7 angesteuert. Die angesprochenen gespeicherten Daten werden zum Datenregister 11 übertragen. Die Information für den nächsten Zustand gelangt über Leitungen 13 und 15, wohingegen die

.gegenwärtigen binäre Darstellung des/Zustands über die Leitung 17 zum Zustandsregister 19 übertragen wird und von dort weiter über die Leitung 21. Die Binärmarkierung auf der Leitung 1, die den zu gehenden Weg auswählt, steuert, welche als nächste Zustandsadresse vom Register 11 zum Register 7 zu übertragen ist. Wenn eine 0 auf der Leitung 1 ansteht, dann wird die zugehörige linke Spalteneingabe ausgewählt. Wenn eine 1 auf der Leitung 1 erscheint, dann wird die rechte Spalteneingabe gewählt.

In Fig. 4 ist ein Blockschaltbild des Codierers 51 in Verbindung mit dem Decodierer 53 über Leitung 49 dargestellt. Der Codierer enthält einen codierenden Festwertspeicher 33 mit entsprechenden Zugriffseinrichtungen, ein Register mit Zustandsteuerung 23 zur Status-zu-Status-Verfolgung und ein Ausgangsschieberegister 47 zur Ausgabe der Codeworte c(a) unterschiedlicher Länge über die Leitung 49. Der Decodierer 53 umfaßt einen decodierenden Festwertspeicher 65, Verschiebe- und Zugriffskreise in Verbindung mit einem Auswahlnetzwerk 68 und die Codierlogik und Zustandssteuerung 51'. Jedes decodierte Zeichen b(a) fester Länge wird über das Auswahlnetzwerk 68 durchgegeben und gleichzeitig der Ausgangsleitung 25' und der Baugruppe 51' zugeführt.

Der Inhalt des codierenden Festwertspeichers 33 und des decodierenden Festwertspeichers 65 sind in den Fign. 3A und 3B dargestellt. Die Einzelheiten des Registers und der Zustandssteuerung 23 sind in Fig. 2 dargestellt, das Netzwerk 68 und die Baugruppe 51' dagegen in Fig. 6A.

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In Fig. 3A sind Konkordanztabellen dargestellt, in denen für jedes b(a.) ein entsprechendes c(a.), eine Länge L und ein Weg S dargestellt sind. Dasselbe gilt für alle b(a.) und c(a.), L und S. Doppeldeutigkeit ist z.B. gegeben für b(a_i) = 7 und b(a.) = 3, für die beide c(a) = 110 gilt. Des weiteren haben einige der Codeworte fester Länge wie z.B. b(a.) = 4, 5, 6 und b(a.) =0, 1, 2, 4, 7 das entsprechende Wort c(a) = 111. 111 als Vorsatz bedeutet aber keine Doppeldeutigkeit; ist er doch ein Vorsatz, der ankündigt, daß ein Codewort b(a) fester Länge unmittelbar folgt und nicht umcodiert worden ist.

Eine umgekehrte Situation ist im decodierenden Festwertspeicher gemäß Fig. 3B gegeben. Die Folge 111 markiert auch hier einen folgenden Code fester Länge. Eine zusätzliche Spalte kennzeichnet, ob c(a), b(a) jeweils im Klartext (1) oder kompremierten Text (0) gegeben sind.

In den Fign. 5A zusammen mit 5B sind die Einzelheiten des Codierers 51, der von fester Länge in veränderliche Länge umcodiert, mit den zugehörigen Registern und einer Arbeitszykluserläuterung dargestellt. Beim Ausführungsbeipiel werden die Bits, die ein Wort b(a) vorgegebener Länge darstellen, seriell zugeführt. Bei der Erkennung vorderer Impulsflanken auf der Leitung 25 wird ein Signal seitens des Vorderflankendetektors 26 abgegeben, welches seinerseits die Taktgabe und Verteilung Innerhalb des Netzwerks 28 einleitet. Die im Netzwerk 28 aufgerufenen Hauptarbeitsgänge sind in Fig. 5B dargestellt. Der Zyklus (S) läßt Daten in das Adreßregister 31 und einen vorbestimmten Teil des Ausgangsregisters 47 über die Verbindung 29 und das UND-Glied 27 gelangen. Sobald die Adreßbits ins Register 31 geladen sind, beginnt der Lesezyklus des codierenden Festwertspeichers 33. Es erfolgt der Zugriff zu den Daten,

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die durch b(a) definiert sind; sie werden zum Datenregister während des Zyklus(b)übertragen. Das Register 35 gibt unterteilt das Feld für c(a.) veränderlicher Länge ab, die Länge L, den zu wählenden Weg S. oder S. und die entsprechenden Details auch für c(a.).

Der Codierer 51 enthält die Auswahlregister 37, 39 und 41. Das Auswahlregister 37, dem das Signal g über die Leitung 21 zugeführt wird, wählt aus, welches der beiden Codeworte variabler Länge über die Leitung 45 in das Ausgangsregister 47 zu bringen ist. Wenn g=O ist, dann wird c(a.) durchgegeben. Wenn g=1 ist, dann wird c(a.) aus dem Register 35 zum Register 47 übertragen.

Das Auswahlregister 39 bestimmt die Längenangabe L für den Verschiebesteuerzähler 43, die zum gewählten c(a) im Register gehört. Ähnliches kann für das Auswahlregister 41 bezüglich des Weges S gesagt werden. Nachdem das Datenregister 35 während des Zyklus (i)geladen worden ist und das entsprechende Wort variierender Länge mit zugehörigen Parametern ausgewählt worden ist, wird das Ausgangsregister 47 während des Zyklus(cf) geladen. Der Inhalt des Registers 47 wird dann seriell über die Leitung 49 unter wiederholter Verschiebung der Stufen des Registers und Herunterzählung des Verschiebesteuerzählers während des Zyklus (S) ausgelesen, wobei jedesmal ein Verschiebesignal über die Leitung 44 zum Register 47 gegeben wird.

Fig. 6A beschreibt die Logik des Decodierers 53 in Verbindung mit der Arbeitsgangerklärung gemäß Fig. 6B. Die Worte variabler Länge c(a) und weniger häufig die mit voranlaufendem Vorsatz 111 ankommenden Worte b(a) fester Länge laufen seriell über die Leitung 49 in das Schieberegister 55 ein. Der Inhalt einer vorzugebenden Zahl von Positionen im Register 55 wird über die Leitung 61 zum Adreßregister 6 3 geladen, während der restliche Inhalt des Schieberegisters über die

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Leitung 59 zum Selektor 77 des Auswahlnetzwerks 68 übertragen wird. Die Anzahl der Verschiebungen während jedes Decodierzyklus wird durch den Inhalt eines Registers 39' in der Codierlogik nebst Zustandssteuerung 51' bestimmt. Das Register 39' läßt eine Zählung ablaufen, die in die Verschiebesteuerung über die Leitung 40' als L eingegeben wird. Dabei wird herabgezählt bis auf null und bei jedem Zählschritt eine Verschiebung im Register 55 von links nach rechts um eine Stelle durchgeführt. Der Inhalt des Registers 63 wird durch die entsprechenden Bitstellen gegeben, die unter Steuerung durch die Länge L aus dem Schieberegister 55 hereingeschoben werden. Der Inhalt des Registers 63 steuert dann den Zugriff im decodierenden Festwertspeicher 65. Der durch das Register 63 definierte Speicherplatz enthält bU^ mit C/C und b(a.) mit C/C. Es möge ins Gedächtnis zurückgerufen werden, daß eine Einbitmarkierung C/C zu jedem einzelnen b(a) gehört, welche angibt, ob es sich um ein klar oder komprimiert übertragenes Zeichen handelt. Siehe dazu die Spalten KLAR/KOMPR. in Fig. 3B.

Das Auswahlnetzwerk 68 besteht aus Registern und Selektoren zur Sicherstellung, daß das richtige von zwei im Register 67 enthaltenen b(a) über die Leitung 25* ausgegeben wird. Dies wiederum hängt vom Binärwert des Zustandssignals g ab, daß vom Block 51' über die Leitung 21' übermittelt wird.

Jedes gewonnene Wort b(a) fester Länge wird auch dem codierenden Festwertspeicher 33* im Block 51* zugeführt. Damit wird es dem Decodierer 53 ermöglicht, die gleichen Zustände mitzuerleben, wie der Codierer auf der Ursprungsseite. Es muß also das Zustandssignal g auf der Leitung 21' immer identisch sein mit dem Zustandssignal auf der Usprungsseite, wenn c(a) ein entsprechendes richtiges Codewort b(a) wiedergeben soll.

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TABELLE II

CODIERUNG Ausgangszustand 1 2

b(a) 5 6 Nächster

3 O

4 1

5
O

c(a) O 10 Alphabet

Nächster Zustand 1

b(a) 5

111O00

111001

7
1

Zustand 1 1	2	1	3	4	5	5	5
Alphabet
A₂ A₂	^A2	^A2	^A2	^A2	^A1	^A1
c(a) O 10	111000	111001	111000	111001	01	01
DECODIERUNG
Ausgangszustand =

111OOO 111001 01 01

5 5

1 1

Diese vorstehende Tabelle II illustriert die Funktionen des Codierers 51 und des Decodierers 53.

Es soll nun angenommen werden, daß die Zustandssteuerung 23 den Anfangszustand 1 bei b(a)=5 aufweist. Entsprechend Fig. 3A ist der entsprechende zu gehende Weg j. Dies bedeutet andererseits, daß der nächste gemäß Fig. 1B zu erreichende Zustand der Zustand 1 ist mit einem codierten Zeichen c(a.)=0 im Alphabet A₃. Für das nächste Zeichen b(a)=6 und den augenblick-

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lichen Zustand 1 mit g=1 1st der gemäß Flg. 3A zu gehende Weg durch j gegeben, was nach Flg. 1B und 2 bedeutet, daß der nächste Zustand 1 ist. Nach Fig. 3Ά folgt, daß es sich um c(a.)=10 im Alphabet A₂ mit der Länge L= 2 handelt.

Das dritte Wort b(a)=O fester Länge mit g=1 bedeutet, daß gemäß Codiertabelle in Fig. 3A der zu wählende Weg zum nächsten Zustand durch 1 gekennzeichnet ist und daß der Text in klarer Form mit einem Vorsatz 111 und dahinter 000 zu übertragen ist. Entsprechend Fign. 1B und 2 wird bei einem Zustand 1 und dem Weg i der nächste Zustand 2 sein.

Unter Bezugnahme auf die Codiertabelle II soll angenommen werden, daß der Decodierer 53 über die Leitung 49 das Zeichen c(a)«0 empfangen hat. Aus dem Inhalt des decodierenden Festwertspeichers, der in Fig. 3B dargestellt ist, läßt sich erkennen, daß drei Bits zur Adressierung des Festwertspeichers verwendet werden. Für 000 kann dann b(a)-0 oder 5 sein. Diese Doppeldeutigkeit läßt sich dadurch lösen, daß die Ausgabe des Blocks 23* jetzt das Zustandesignal g=1 ist. Dabei ergibt sich b(a.)«5 und der Weg zum nächsten Zustand ist j. Unter Bezugnahme auf die Fign. 1B und 2 ist der nächste Zustand 1, das Zustandssignal g=1 und das Alphabet A₂.

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Claims

PATENTANSPRÜCHE

ι 1y Schaltungsanordnung zur zusammenhängenden Codierung ; von Zeichen fest vorgegebener Länge, wobei jedes Zeichen fester Länge in ein Zeichen aus einer Vielzahl von Zeichen unterschiedlicher Länge umsetzbar ist, und zur Zeichendecodierung der Ursprungszeichen aus der gewonnen zusammenhängenden codierten Zeichenfolge, ■ dadurch gekennzeichnet, daß auf der Codierseite

a) ein Codier-Zustandsregister mit zugehörigen Steuerkreisen zur Zustandsumschaltung (23) von einem gegenwärtigen Codierzustand (G = 1 bis 6) auf einen nachfolgenden gleichen oder abweichenden Zustand in Abhängigkeit von einem Zustandsumschaltungs-Steuersignal (S₁ .) sowie

b) ein codierender Festwertpeicher (33), der mittels der zu codierenden Ursprungszeichen (b(a)) adres- _; sierbar ist und für jedes dieser zuführbaren Ursprungszeichen fester Länge ein Zeichen (c(a)) unter-' schiedlicher Länge (L) sowie das zugehörige Zustande-; umschaltungs-Steuersignal (S₄ .) auslesbar bereit- !

l/D ι

hält, vorgesehen sind :

und daß auf der Decodierseite :

c) ein decodierender Festwertspeicher (65), der mittels codierseitig abgegebener Zeichen (c(a)) unterschiedlicher Länge adressierbar ist und für jedes dieser Zeichen mindestens ein oder auch - mehrdeutig mehrere wiederzugewinnende Zeichen (bfa^), b(a.)) auslesbar bereithält,

d) ein Markov-Prozessor (51') in Form eines Zustandsregisters mit zugehörigen Steuerkreisen zur Zustandsumschaltung (23') und eines codierenden Festwertspeichers (33¹), die den gleichnamigen Schaltkreisen (23, 33) der Codierseite identisch ausgeführt sind,

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OWQiNAL INSPECTED

wobei mittels dieses Markov-Prozessors dieselben Codier- und Zustandsumschaltfunktionen wie auf der Codierseite nachvollziehbar sind, sowie e) ein Auswahlnetzwerk (68) , dem der jeweilige Codierzustand vom Markov-Prozessor (51') mitteilbar ist und welches unter Kenntnis dieses, dem auf der Codierseite gleichenden Zustandes von den gegebenenfalls pro aufgenommenes Zeichen (c(a)) mehreren im decodierenden Festwertspeicher (65) bereitstehenden Zeichen (b(a.), b(a.)) das dem codlerseitig eingegebenen Zeichen (b(a)) identische Zeichen auswählt und abnehmbar macht, vorgesehen sind.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet ,

daß die Zustandregister mit den zugehörigen Steuerkreisen zur Zustandsumschaltung (23, 23') jedes einen Festwertspeicher (9), in welchem eine entsprechend dem jeweils gegebenen Codierzustand auslesbare Zustandsumschalttabelle gespeichert ist, ein Datenregister (11) zur Bereithaltung des entsprechend der Auslesung aus dem vorgenannten Festwertspeicher (9) ermittelten nächsten Codierzustande und einen Selektor (3) zwischen dem Datenregisteraus-

ι gang und dem Adreß-Eingang des Zustandregister-Festwertspeichers (9) aufweisen.

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3. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,

daß dem codierenden Festwertspeicher (33) ein Adressregister (31), dem die zu codierenden Zeichen (b(a)) fester Länge zuführbar sind, vorgeschaltet und ein die jeweils ausgelesenen Daten (c(a), L) und Steuersignale (S) bereitstellendes Datenregister (35) nachgeschaltet ist,

daß ein auswählendes Register (37) vorgesehen ist, dem nach Maßgabe des jeweiligen Codierzustandes das eine oder das andere der für das zugeführte Zeichen (b(a)) j fester Länge aus dem codierenden Festwertspeicher (33) auslesbare Zeichen (c(a.) , c(a.)) über das Datenregister (35) zur Weiterleitung

zu einem Ausgangs-Schieberegister (47) zugeführt wird und

daß diesem Schieberegister ein Verschiebe-Steuerzähler (43) zugeordnet ist, mit dessen Hilfe das Herausschieben des jeweils im Schieberegister anstehenden Zeichens (c(a.), c(a.)) unterschiedlicher Länge gemäß der aus dem codierenden Festwertspeicher (33) ausgelesenen zugehörigen Angabe der Länge (L) abzählbar ist.
4. Schaltungsanordnung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet,

daß am Eingang der Decodierseite ein Schieberegister (55) vorgesehen ist, über das entsprechend der aus dem mitlaufenden codierenden Festwertspeicher (33*) des Markov-Prozessors (51*) der Decodierseite ausgegebenen Angabe der jeweiligen Zeichenlänge (L)/ein komplettes Zeichen entsprechend dieser Länge zur Adressierung des decodierenden Festwertspeichers (65) weiterleitbar ist.

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