DE2709986C2 - Verfahren zum Herstellen einer koplanaren Schichtstruktur - Google Patents

Verfahren zum Herstellen einer koplanaren Schichtstruktur

Info

Publication number
DE2709986C2
DE2709986C2 DE2709986A DE2709986A DE2709986C2 DE 2709986 C2 DE2709986 C2 DE 2709986C2 DE 2709986 A DE2709986 A DE 2709986A DE 2709986 A DE2709986 A DE 2709986A DE 2709986 C2 DE2709986 C2 DE 2709986C2
Authority
DE
Germany
Prior art keywords
layer
lift
pattern
chromium
copper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2709986A
Other languages
English (en)
Other versions
DE2709986A1 (de
Inventor
Janos Hopewell Junction N.Y. Havas
John S. Wappingers Falls N.Y. Lechaton
Joseph Skinner Poughkeepsie N.Y. Logan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2709986A1 publication Critical patent/DE2709986A1/de
Application granted granted Critical
Publication of DE2709986C2 publication Critical patent/DE2709986C2/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312Organic layers, e.g. photoresist
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/14Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
    • H05K3/143Masks therefor
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/942Masking
    • Y10S438/948Radiation resist
    • Y10S438/951Lift-off
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24777Edge feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Weting (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Herstellen
einer koplanaren Schichtstruktur gemäß dem Oberbegriff des Anspruchs 1.
Ein derartiges Verfahren ist aus der DE-OS 23 51 943 bekannt Das dort beschriebene Verfahren hat aber den Nachteil daß die Entfernung der dort verwendeten Ab hebeschicht problematisch ist, da beim Niederschlagen der zweiten Schicht Teile dieser Schicht auch an den
Seitenwänden der Ränder des Musters haften bleiben
und damit die Ablösung der Abhebeschicht behindern.
Es ist die der Erfindung zugrundeliegende Aufgabe,
das aus der DE-OS 23 51 943 bekannte Verfahren derart weiterzuentwickeln, daß beim Niederschlagen der zweiten Schicht keine an den Seitenwänden der Ränder des Musters haftende Teile der zweiten Schicht gebildet werden, welche die nachfolgende Ablösung der Abhe-
eo beschicht und des darauf liegenden übrigen Teiles der zweiten Schicht behindern bzw. welche — sofern diese Teile nach Ablösen der Abhebeschicht ganz oder teilweise stehenbleiben — die Schichtstruktur an diesen Stellen nicht eben werden lassen.
Aus der US-PS 38 04 738 ist es bereits bekannt, eine Hochfrequenzzerstäubung so zu betreiben, daß die zur Substratoberfläche parallelen Flächen mit einer Schicht des zu zerstäubenden Materials überzogen werden, die
schrägen Seitenflächen der Substratoberfläche oder darauf liegende Schichten jedoch von dem vorher dort aufgebrachten gleichen Material vorher befreit werden. Ein Hinweis auf ein Beschichtungsverfahren unter Anwendung einer Abhebeschicht ist dieser Druckschrift jedoch nicht zu entnehmen.
Zweckmäßige Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Mit Hilfe des erfindungsgemäßen Verfahrens läßt sich insbesondere auf einem Substrat ein mit einer benachbarten Isolierschicht koplanares Leitungsmuster bilden. Wenn dieses Verfahren auf mehrere Ebenen angewandt wird, so werden damit rauhe oder ungleichmäßige Oberflächen auf der obersten Ebene solcher Strukturen vermieden.
Das erfindungsgemäBe Verfahren erlaubt es, also im wesentlichen koplanare Dünnfilmmuster auf einem Substrat herzustellen, wobei gleichzeitig die Gefahr von Kurzschlüssen zwischen den Metallisierunjjsebenen und von nadelspitzenfeinen Löchern in einer aus mehreren Verdrahtungsebenen bestehenden Verdrahtungsstruktur vermieden werden. Vor allen Dingen lassen sich mit dem erfindungsgemäßen Verfahren die Schwierigkeiten umgehen, die sich aus den mehrere Verdrahtungsebenen oder Metallisierungsebenen aufweisenden Halbleiterstrukturen bei koinzidierenden, durchgehenden Bohrungen und damit den Unebenheiten metallischer Niederschläge ergeben. Vor allen Dingen kann erreicht werden, daß die Dicke der Isolierschicht in solchen Strukturen unabhängig von der Dicke der darunter liegenden Leitungsmuster wird.
In durchgehenden Bohrungen liegende Durchführungen, die ein leitendes Metallisierungsmuster einer ersten Ebene mit einem leitenden Metallisierungsmuster einer zweiten Ebene verbinden und durch später durchzuführende Verfahrensschritte niedergeschlagen werden, können praktisch durch das gleiche Verfahren hergestellt werden. Diese Durchführungen lassen sich dabei an ausgewählten Stellen des ersten leitenden Metallisierungsmusters dadurch herstellen, daß man zunächst ein erstes Metall, vorzugsweise Aluminium und dann ein zweites Material, vorzugsweise eine Schichtenfolge aus Chrom-Kupfer-Chrom, als Abhebeschicht niederschlägt Eine zweite Isolierschicht wird dann auf der Ioslierschicht und der Abhebeschicht durch Hochfrequenzzerstäubung bei einer so hohen Vorspannung niedergeschlagen, daß eine wesentliche Re-Emission des Isoliermaterials [stattfindet Wie bei dem ersten Verfahren werden die freiliegenden Flächen des Substrats und des zweiten Materials mit dem Isoliermaterial überzogen, während die Seitenflächen des zweiten Materials freibleiben. Die Abhebeschicht wird dann anschließend chemisch abgeätzt, wodurch dieses Material und die darüber liegende Isolierschicht entfernt werden, so daß die mit der ersten leitenden Metallisierungsschicht verbundenen Durchführungen und eine dieses erste Metallisierungsmuster überdeckende Isolierschicht an den Stellen verbleiben, an denen keine Durchführungen gebildet sind. Diese aus Durchführungen und Isolierschicht bestehende Schicht ist ebenfalls praktisch koplanar.
Dieses grundsätzliche Verfahren kann auch für zweite und weitere Ebenen von leitenden Metallisierungsmustern benutzt werden.
Die Erfindung wird im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigen
F i g. 1A bis 1K schematisch Querschnittsansichten ei
ner gemäß der bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens hergestellten Struktur, wobei die Fig. IA, IB, IE und IF vorbereitende Herstellungsschritte betreffen, wie sie aus der DE-OS 24 48 535 bekannt sind,
FI g. 2 bis 5 Draufsichten von einigen durch die Erfindung möglich gemachten Durchführungen sowie
Fig.6A und 6 eine Querschnittsansicht bzw. eine Draufsicht- zur Darstellung eines Anschlusses einer er sten Metallisierungsebene an eine Halbleiterzone und eines Paars koinzidierender Durchführungen.
Obgleich die vorliegende Erfindung vor allen Dingen auf die Herstellung von leitenden Mustern auf Halbleitersubstraten gerichtet ist, läßt sie sich auch auf andere Arten dünner Filme anwenden. Ganz allgemein gesprochen, ist die vorliegende Erfindung auf jedem Anwendungsgebiet einsetzbar, bei dein ein aus einer dünnen Schicht bestehendes Muster und ein komplementäres in der gleichen Ebene liegendes aus einer dünnen Schicht bestehendes Muster vorgesehen sind, d.h. dünne Schichten aus verschiedenen Metallen oder Dielektrika. Die F i g. IA bis IC zeigen dabei die Herstellung eines aus einem leitenden Muster und einem identischen Muster einer Abhebeschicht bestehenden zusammenge- setzten Musters, wobei die Abhebeschicht in einem späteren Verfahrensschritt durch ein Ablöseverfahren entfernt wird.
Das hier bevorzugt angewandte Ablöseverfahren besteht im Niederschlagen einer ersten organischen poly- meren Maskenschicht auf einem Substrat, das anschließend zur Verbesserung der Haftfähigkeit und thermischen Stabilität gebrannt wird. Anschließend wird eine Polydimethylsiloxan- Harzschicht mit einem überwiegenden Anteil von SIO Bindungen im Vergleich zu Si- CH3 Bindungen durch Schleudern in der Zentrifuge auf der polymeren Schicht aufgebracht Eine zweite Maskenschicht, die beispielsweise eine Photolackschicht oder eine Elektronenstrahllackschicht sein kann, wird ebenfalls auf der Harzschicht aufgebracht In der zwei ten Maskenschicht wird unter Verwendung üblicher photolithographischer oder Elektronenstrahl-lithographischer Verfahren zum Freilegen von Teilen der Harzschicht ein Muster erzeugt Verwendet man dieses Muster der zweiten Maskenschicht als Maske, dann werden unter einer Fluorgasatmosphäre in der Harzschicht durch reaktives Zerstäubungsätzen öffnungen hergestellt Anschließend werden entsprechende öffnungen durch ein zweites reaktives Zerstäubungsätzen in der gleichen Zerstäubungskammer unter Verwendung einer Sauerstoffatmosphäre, anstelle der Fluorgasatmosphäre hergestellt Bei dem normalen Ablöseverfahren wird dann eine dünne metallische Schicht, alles überdeckend, auf der Harzschicht und in den öffnungen der ersten Maskenschicht niedergeschlagen. Diese Schicht wird dann entfernt, so daß die auf der Oberseite der Harzschicht befindliche dünne Schicht ebenfalls abgehoben wird. Durch Oberätzen der ersten Maskenschicht entsteht in den öffnungen in der darüber liegenden Polydimethylsiloxan-Schicht ein Überhang, der das leichte Ab- lösen nicht erwünschter Teile der zuletzt niedergeschlagenen dünnen Schichten erleichtert.
In der bevorzugten Ausführungsform besteht das Substrat 2 normalerweise aus Isoliermaterial wie z. B. Siliziumdioxid, Siliziumnitrid oder einer aus Siliziumdio xid und Siliziumnitrid zusammengesetzten Schicht. In dem normalen Verfahren wird das Substrat auf einem Siliziumhalbleitersubstrat (nicht gezeigt) aufgelegt Nicht dargestellte öffnungen sind vorgesehen, die Zo-
5 6
nen oder Bereiche in der darunter liegenden Halbleiter- öl, Methyl-Äthylketon oder Trichloräthylen. Durch die-
schicht mit den auf der Oberfläche des isolierenden Sub- sen Verfahrensschritt erhält man die Struktur gemäß
strats 2 gebildeten leitenden Metallisierungsmustern Fig. IC, die aus der Metallisierung 8 und der Abhebe- '
verbinden. Der Klarheit und Genauigkeit halber sind in schicht 14 auf dem Substrat 2 besteht.
den F i g. IA bis IK, die eine bevorzugte Ausfflhrungs- 5 Man könnte die in F i g. IC gezeigte Struktur auch mit ι
form des erfindungsgemäßen Verfahrens betreffen, die anderen, weniger wünschenswerten Verfahren herstel-
Darstellung des Siliziumhalbleitersubstrats und die len. Zusätzlich zu Ablöseverfahren könnte man auch Kontaktöffnungen in der Isolierschicht 2 weggelassen. reaktives Ionenätzen oder Zerstäubungsätzen einset- b In F i g. 1B wird unter Verwendung des Ablöseverfah- zen, obgleich diese Verfahren derzeit weniger brauch- U
rens der zusammengesetzten Struktur gemäß F i g. 1A io bar sind. In solchen Verfahren könnte man beispielswei- |
eine funktionale metallische Schicht 8' und eine metalli- se alles überdeckende Schichten der funktionalen Me- |,
sehe Abhebeschicht 14', alles Oberdeckend, aufgebracht tallisierung und des Materials der Abhebeschicht auf %
Diejenigen Teile der Schicht die innerhalb der Öffnung dem Substrat niederschlagen, einen geeigneten Photo-
1 niedergeschlagen werden, sind mit den Bezugszeichen lack aufbringen, diesen als Maske entwickeln und das ; '
8 bzw. 14 bezeichnet Die funktionale Schicht kann aus 15 Metall durch reaktives Ionenätzen oder Zerstäubungs- i
jedem beliebigen, normalerweise für die Metallisierung ätzen an den Stellen entfernen, an denen der Photolack '
von integrierten Schaltungen verwendeten Metall sein, entfernt wurde.
wie z.B. Aluminium, AIuminium-Kuprer-Legierungen, Fig. 1D zeigt einen kritischen Verfahrensschritt Die Aluminium-Kupfer-Silizium usw. Die Schicht 8 wird da- Isolierschicht 20 wird, alles überdeckend, über dem Subbei in üblicher Weise mit einer Dicke in der Größenord- 20 strat 2 und der Metallisierungsschicht 13 aufgebracht nung von 1 bis 2 pm niedergeschlagen. Die Abhebe- Die Isolierschicht, die vorzugsweise aus Glas besteht schicht 14 besteht in der bevorzugten Ausführungsform wird bei einer so hohen Vorspannung durch Hochfrein Wirklichkeit aus drei unterschiedlichen Metallschich- quenzzerstäubung aufgebracht, daß sich eine wesentliten, obgleich eine einzige Metallschicht ausreichen wür- ehe Re-Emission des Isoliermaterials ergibt Wie in de. Wichtig hierbei ist es, daß die Abhebeschicht durch 25 Fig. ID zu sehen, werden dadurch die Oberflächen des ein Lösungsmittel entfernt werden kann, das weder die freiliegenden Substrats und die Oberfläche der Abhebefunktionale Metallisierung 8 noch das niederzuschla- schicht 14 mit Glas überzogen, während die Seitenflägende Glas angreift In der bevorzugten Ausführungs- chen der Abhebeschicht 14 unbedeckt bleiben. Die zur form besteht diese ablösbare Abhebeschicht aus einer Hochfrequenzzerstäubung benutzte Vorrichtung ist Schichtenfolge von Chrom 11, Kupfer 12 und Chrom 13. 30 von an sich bekannter Bauart und ist beispielsweise in , Das Ätzmittel ist konzentrierte Salpetersäure. Die IBM Technical Disclosure Bulletin, September 1971, \ Chromschicht 11, die normalerweise bis zu einer Dicke Seite 1032 beschrieben. Dieses System ist ebenfalls etwa von 500 A niedergeschlagen wird, dient als Sperrschicht in der US-Patentschrift 38 04 738 der Anmelderin begegen eine Legierung zwischen Kupfer und Aluminium. schrieben.
Die Chromschicht 13, die ebenfalls etwa 500 A dick ist 35 Unter Verwendung einer derartigen Hochfrequenzschützt das Kupfer gegen den Angriff des zum Ablösen zerstäubungsvorrichtung wird das Glas gemäß F i g. 1D der Photolackschicht 4 dienenden Lösungsmittels. bei einer Gesamtleistung von 3000 Watt in dem Hoch-
Neben den hier besprochenen bestimmten Metallen frequenzzerstäubungssystem niedergeschlagen. Die könnte anstelle von Aluminium für die Metallisierung Anode, die das Substrat aufnimmt hat eine Leistungsauch eine Schichtenfolge aus Chrom-Silber-Chrom oder 40 aufnahme von 500 Watt Die aus Siliziumdioxidmaterial Tantal-Gold-Tantal sowie Aluminium für die Abhebe- bestehende Auffangelektrode nimmt eine Leistung von schicht 14 anstelle der Schichten Chrom-Kupfer-Chrom 2500 Watt auf. Die Kanten der Schicht 14, d. h. der Abeingesetzt werden. Das Ätzmittel wäre dann Kaüumhy- hebeschicht, bleiben dann unbedeckt wenn der Winkel droxidlösung. θ der Seitenflächen gegenüber der Waagerechten 31°
Als Material für die Abhebeschicht wird ein Metall « oder weniger beträgt
gewählt da die Temperaturen bei der Hochfrequenz- Der Re-Emissionskoeffizient des zerstäubten Materizerstäubung normalerweise 350° C oder mehr betragen. als ist während des Niederschlagsverfahrens im allge-Man könnte selbstverständlich auch solche organischen meinen etwa 0,60. Es kann dabei nicht ausdrücklich geMaterialien oder dielektrische Materialien benutzen, nug darauf hingewiesen werden, wie wichtig es ist daß die derart hohe Temperaturen aushalten. Ganz allge- 50 die Seiten der Abhebeschicht 14 von Glas frei bleiben, mein ausgedrückt kann die Funktionale Metallisierung Das neue Verfahren kann nämlich nicht wirksam wer-8 aus jedem Dünnschichtmaterial bestehen und die Ab- den, wenn auf den Seiten der Abhebeschicht 14 irgendhebeschicht 14 aus einem Material, das sich entfernen eine merkliche Menge von Glas anhaftet läßt ohne daß dadurch die dünne Schicht 8 oder die Wenn jedoch ganz geringe Mengen von Glas an den I zweite darüber niederzuschlagende dünne Schicht we- 55 seitlichen Oberflächen des Materials 14 anhaften, dann sen tlich beeinträchtigt wird. könnte dies durch kurzzeitiges Eintauchen in gepufferte '
Ein Verfahren zum Niederschlagen der dünnen Fluorwasserstoffsäure entfernt werden. Dies würde aus- % Schichten 8 und 14 auf dem Substrat ist in der DE-OS reichen, um die seitlichen Oberflächen der Abhebe- >
24 48 535 beschrieben. Andere Verfahren könnten, wie schicht 14 zu reinigen, würde jedoch die Schicht 20 nicht Ϊ
bereits angegeben, ebenso eingesetzt werden. 60 beeinflussen. '
Gemäß F i g. IC wird die Photolackschicht 4 unter In Fi g. IE sind die Metallisierung 8 der ersten Ebene - Einsatz üblicher Ablöseverfahren durch Eintauchen für und das Glas nach Entfernen der Abhebeschicht 14 ge-
etwa 15 bis 30 Minuten in ein Lösungsmittel wie z. B. zeigt Als Ätzmittel zum Entfernen der Chrom-Kupfer- £
N-Methylpyrrolidon-Photolacklösungsmittel entfernt Chrom-Abhebeschicht 14 wird vorzugsweise konzen- j Dieses Lösungsmittel bewirkt ein Quellen oder eine 65 trierte Salpetersäure benutzt die weder Aluminium, Si- Auflösung des polymeren Materials der Photolack- lizhimnitrid, noch das Glas stark angreift In der Praxis £
schicht 4, ohne dabei die dünnen Schichten zu beeinflus- ist die planare Glas-Metallstruktur außergewöhnlich ,
sen. Solche Lösungsmittel sind z. B. Azeton, Isopropan- glatt, weist keinerlei Stufen oder Rauheiten auf, die sich §
7 8
sonst bei anderen Metallisierungsverfahren ergeben. Ei- tion zwischen den Metallisierungsschichten herzusteine Untersuchung der Struktur mit einem Raster-Elek- len.
tronenmikroskop hat dies betätigt Ein weiterer wesentlicher Vorteil dieses neuen Ver-
Obgleich das neue Verfahren zur Herstellung einer fahrens besteht darin, daß Durchführungen unterschiedeinzigen koplanaren aus Leitungsmuster und Glasmu- 5 licher geometrischer Formen in bezug auf die darunter ster bestehenden Ebene brauchbar ist, eignet es sich liegende und darüber liegende Metallisierung herstelldoch mit ganz besonderem Vorteil zum Herstellen von bar sind. Einige solcher Strukturen sind in den F i g. 2 bis Strukturen mit mehreren Metallisierungsebenen. Insbe- 5 gezeigt, die Draufsichten auf Durchführungen darstelsondere läßt sich die Herstellung von Durchführungen len. F i g. 2 zeigt dabei eine Durchführung 28, die auf zwischen Metallisierungsebenen unter Einsatz dersel- io einer Metallisierung 8 auf einem Substrat 40 gebildet ist. ben Verfahrensschritte durchführen. Die Bildung einer Die Breite der Durchführung 28 ist kleiner als die Breite typischen Durchführung ist in den Fig. IF bis IJ ge- der Metallisierung 8. Dies ist bei der heutigen Halbleizeigt Über der ersten leitenden Metallisierung 8 wird in terherstellungstechnik die häufigst benutzte Anordnung einer zusammengesetzten Photolack-Harzschicht 24,26 und ist auch in den F i g. IA bis 1K gezeigt
eine öffnung 3 für eine Durchführung hergestellt 15 In Fig.3 ist die Durchführung 128 gegenüber der (F i g. 1 F). Man erkennt, daß die öffnung 3 kleiner ist, als Metallisierung 108 leicht verschoben. Normalerweise die gesamte Breite der Metallisierung 8. Wie noch in würde dies eine beträchtliche Fehlausrichtung darsteleinem späteren Abschnitt der Beschreibung dargelegt len, so daß die Glasschicht 140 an unerwünschten Orten wird, ist das erfindungsgemäße Verfahren darauf nicht geätzt würde. Ein solches Überätzen ergibt jedoch sehr beschränkt Selbstverständlich können mit dem neuen 20 häufig Kurzschlüsse zwischen Metallisierungsschichten. Verfahren auch Durchführungen hergestellt werden, Bei dem neuen Verfahren dagegen ist eine solche Fehlderen Breite gleich groß oder größer ist als die der ausrichtung brauchbar, da kein Ätzen der Isoiierschich-Metallisierung 8. Dies stellt einen wesentlichen Vorteil ten stattfindet.
bei der Herstellung von Leitungsmustern auf Halblei- F i g. 4 und 5 zeigen Strukturen, bei denen die Abmes-
terstrukturen dar. 25 sungen der Durchführungen größer sind als die Breiten
In Fig. IG werden in genau der gleichen Weise, wie der Leitungszüge, mit denen sie Kontaktverbindung zuvor im Zusammenhang mit den Schichten 8 und 14 herstellen. So ist beispielsweise in F i g. 4 die Durchfühbeschrieben, eine funktionale Metallisierung 28 und eine rung 228 über einem Leitungszug 208 angeordnet Die zusammengesetzte Metallisierungsschicht 34 auf der Durchführung 228 überlappt dabei drei Seiten des Lei-Metallisierung 8 niedergeschlagen. Die bevorzugte Aus- 30 tungszuges 208 und berührt ebenfalls die Oberfläche führungsform der Erfindung sieht auch die Verwendung der dielektrischen Schicht 240. Ein wesentlicher Vorteil von Aluminium als funktionale Metallisierung und einer der in den F i g. 4 und 5 gezeigten Vorrichtung besteht Chrom-Kupfer-Chrom-Schichtung als Abhebeschicht darin, daß eine Fehlausrichtung der Maske, die bei den vor. Nach diesem Niederschlag wird die Photolack- aus dem Stande der Technik bekannten Verfahren von schicht 24 entfernt so daß eine aus der funktionalen 35 Bedeutung wären, hier keine Schwierigkeit darstellt, da Metallschicht 28 und der Abhebeschicht 34 bestehende hier eine größere Wahrscheinlichkeit besteht, daß die Durchführung gemäß F i g. 1H übrig bleibt Durchführung 228 den ganzen oder einen wesentlichen
Anschließend wird durch Hochfrequenzzerstäubung Teil des Leitungszugs 208 kontaktiert Wiederum liegt
eine Glasschicht bei einer so hohen Vorspannung nie- der Grund dafür, daß solche Durchführungen möglich
dergeschlagen, daß eine wesentliche Re-Emission des 40, sind, darin, daß kein Ätzen dielektrischer Schichten
Glases stattfindet Der Winkel θ beträgt 31 ° oder weni- ' stattfindet
gen Wie in F i g. II gezeigt, hat das Zerstäubungsverfah- Das Verfahren zum Herstellen von durchgehenden
ren bewirkt, daß die freiliegenden Oberflächen ein- Bohrungen mit Abmessungen, die größer sind als die
schließlich der Abhebeschicht 34 durch eine Glasschicht Breite der darunter liegenden leitenden Schichten, ist
40 überzogen sind. Die Seitenflächen der Abhebeschicht 45 bereits in der US-Patentschrift 38 44 831 beschrieben. In
34 bleiben jedoch frei. dieser Patentschrift werden ähnliche Strukturen da-
Wie in Fig. IJ gezeigt wird die Herstellung der durch hergestellt, daß man isolierende Schichten von Durchführung dadurch beendet, daß die Abhebeschicht unterschiedlichen Ätzeigenschaften in benachbarten 34 vollkommen abgelöst wird. Wie bereits erwähnt, ist Ebenen der Metallisierung benutzt Das neue Verfahren für die Entfernung der aus der Schichtenfolge Chrom- 50 benötigt dagegen nur eine einzige Art von Isoliermate-Kupfer-Chrom bestehenden Abhebeschicht koiizen- rial, da kein Ätzen von Isolierschichten stattfindet
trierte Salpetersäure brauchbar. Fig, 6A und 6 zeigen eine Querschnittsansicht bzw.
Fig. IK zeigt fünf Ebenen einer Metallisierungsebe- eine Draufsicht die die leitende Verbindung eines Leinen enthaltenden, auf einem Substrat angebrachten ters 408 der ersten Metallisierungsebene mit einer mit Struktur, wobei zur Herstellung der drei Metailisie- 55 einem Störelement dotierten Zone 23 in einem Halbleirungsebenen und der Durchführung zwischen diesen ter 22 sowie ein Paar miteinander ausgerichteter Durch-Ebenen die gleichen Verfahrensschritte verwendet wur- führungen 428 und 429, die durch eine dazwischen lieden. Somit sind die Metallisieurngen 8, 41 und 48 Lei- gende Schicht 430 miteinander verbunden sind Derartitungsmuster auf drei Ebenen, die durch die Durchfüh- ge Strukturen zeigen im wesentlichen alle Voneile der rungen 28 und 47 miteinander verbunden sind. 60 vorliegenden Erfindung.
Ein Vorteil des neuen Verfahrens liegt in der relativen Obgleich der Leiter 408 an der Stelle, an der er leitend Unabhängigkeit der Dicke der Isolierschicht, beispiels- mit einem Kontakt 21 in der Halbleiterzone 23 verbunweise Schicht 46 von der Dicke der darunter liegenden den ist, eine Vertiefung aufweist, ist diese vergleichswei-Metallisierung 41. Hocker, Spalte und Spitzen sind bei se geringfügig im Hinblick auf die Dicke der Isolierüblichen Strukturen Bereiche, die schwierig zu überzie- 65 schicht 427. Ein wesentlicher Bereich ist die obere Oberhen sind. Wenn jedoch die Schichten praktisch planar fläche der Durchführung 429, die mit der Isolierschicht gemacht werden können, dann werden geringere Glas- 442 koplanar ist Außerdem gibt es keine dünnen Seitenstärken erforderlich sein, um eine ausreichende Isola- wände an der Stelle, an der die Durchführung 429 die
Isolierschicht 442 berührt, wie dies bei bisher bekannten Verfahren der Fall sein würde.
Obgleich die vorliegende Erfindung hauptsächlich auf die Herstellung von mehrfachen Metallisierungsebenen ohne Ätzung von dielektrischen Schichten gerichtet war, können ausgewählte Ebenen auch durch übliche Ätzverfahren hergestellt werden. Beispielsweise ist in Fig. IE eine planare Metall-Glas-Isolierschicht der ersten Ebene gezeigt Statt der Verfahrensschritte in Fig. IF bis IJ zur Herstellung einer Durchführung könnte auch ein übliches Verfahren benutzt werden, obgleich dieses weniger erwünscht ist Eine zweite dielektrische Schicht könnte durch Zerstäubungsätzen oder chemischen Niederschlag aus der Dampfphase auf einer planaren Schicht aufgebracht und eine durchgehende Bohrung durch übliche Verfahren auf der ersten Metallisierung 8 geätzt werden. Der durchgehende Kontakt könnte dann in der Bohrung etweder allein oder in Kombination mit einer auf der zweiten dielektrischen Schicht niedergeschlagenen Metallisierungs- schicht hergestellt werden.
Beispielsweise könnte, wie bereits erwähnt zunächst eine Isolierschicht niedergeschlagen werden, auf deren Oberseite dann die Abhebeschicht aufgetragen würde. Ein leitender dünner Film könnte dann durch Hochfrequenzzerstäubung niedergeschlagen werden. Dann könnte man die gleiche koplanare Schicht nach Entfernen der Abhebeschicht erzielen.
Die Erfindung befaßt sich daher auch mit der Herstellung koplanarer Leitungen, zur Bildung von Wellenlei- tern, oder koplanarer Dielektrika für optische Wellenleiter.
Hierzu 4 Blatt Zeichnungen
35
40
45
50
55
eo
65

Claims (15)

Patentansprüche:
1. Verfahren zum Herstellen einer koplanaren Schichtstruktur aus wenigstens einer ersten und einer zweiten Teilschicht auf einem Halbleitersubstrat unter Anwendung der Verfahrensschritte: Herstellen eines Musters auf dem Substrat (2), wobei das Muster aus der ersten Teilschicht (8) und einer auf dieser Teilschicht liegenden Abhebeschicht (14) besteht,
Niederschlagen einer zweiten Schicht (2C) auf dem Substrat und der Abhebeschicht (14), wobei der auf dem Substrat niedergeschlagene Teil der Schicht die zweite Teilschicht ist,
Entfernung der Abhebeschicht (14) und damit des daraufliegeiiden übrigen Teiles der darauf niedergeschlagenen zweiten Schicht (20) mit einem Mittel, das die erste und zweite Schicht nicht angreift, d a -durch gekennzeichnet, daß das Niederschlagen der zweiten Schicht (20) durch Hochfrequenzzerstäubung bei einer so hohen Vorspannung erfolgt, daß eine wesentliche Re-Emission des Materials der zweiten Schicht (20) stattfindet, wodurch die freiliegende Substratoberfläche und die Abhebeschicht (14) überzogen werden, die Seitenflächen der Abhebeschicht (14) jedoch freibleiben.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als erste Schicht (8) ein leitendes Material und als zweite Schicht (20) ein Isoliermateira! verwendet wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Material für die erste Schicht (8) aus einer aus der Guppe Aluminium, Aluminium-Kupfer und Aluminium-Kupfer-Silizium ausgewählt wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß das Material für die Abhebeschicht (14) aus der Gruppe Kupfer und Chrom-Kupfer-Chrom ausgewählt und daß als Ätzmittel Salpetersäure verwendet wird.
5. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß das Material für die erste Schicht (8) aus der Gruppe Chrom-Silber-Chrom und Tantal-Gold-Tantal-Gruppe ausgewählt wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß als Material für die Abhebeschicht (14) Aluminium und als Ätzmittel dafür Kaliumhydroxidlösung verwendet wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als erste Schicht ein Isoliermaterial und als zweite Schicht ein leitendes Material verwendet wird.
8. Verfahren nach Anspruch 1 bis 7, dadurch gekennzeichnet, daß auf dem so hergestellten Muster einer ersten Ebene ein aus einer dritten Schicht und einem auf dieser dritten Schicht niedergeschlagenen zweiten Abhebeschicht eines zweiten Materials bestehendes Muster gebildet wird, daß anschließend auf dem Substrat und dem zweiten Muster durch Hochfrequenzzerstäubung eine vierte Schicht niedergeschlagen wird, wodurch das freiliegende Muster der ersten Ebene und die zweite Abhebeschicht überzogen wird, während die Seitenflächen der zweiten Abhebeschicht freibleiben, wobei die zweite Abhebeschicht durch ein zweites Ätzmittel ätzbar ist, daß weder die dritte noch die vierte Schicht angreift und daß dann die zweite Abhebeschicht mit dem zweiten Ätzmittel abgeätzt wird, wodurch die zweite Abhebeschicht und der Teil der darauf liegenden Isolierschicht entfernt und ein im wesentlicnen koplanares aus der dritten und vierten Schiebt bestehendes Muster der zweiten Ebene gebildet wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß als erste und dritte Schicht ein elek- trisch leitendes Material und als zweite und vierte Schicht ein Isoliermaterial verwendet wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das zweite Muster Durchführungen für eine Verbindung der ersten leitenden Schicht mit einer oder mehreren nachfolgenden aus leitenden Schichten bestehenden Ebenen darstellt
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß mindestens eine der leitenden Schichten aus einer aus Aluminium, Aluminium-Kupfer
und Aluminium-Kupfer-Silizium bestehenden Gruppe ausgewählt wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß für mindestens eine der Abhebeschichten Materialien aus einer aus Kupfer und Chrom- Kupfer-Chrom bestehenden Gruppe ausgewählt wird und daß mindestens eines der Ätzmittel Salpetersäure ist
13. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß mindestens eine der leitenden Schich- ten aus einer aus Chrom-Silber-Chrom und Tantal-Gold-Tantal enthaltenden Gruppe ausgewählt wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß mindestens eine der Abhebeschichten aus Aluminium ist und daß mindestens eines der Ätz mittel Kaliumhydroxidlösung ist
15. Verfahren nach den Ansprüchen 8 bis 14, dadurch gekennzeichnet, daß auf dem Muster der zweiten Ebene in einem entsprechenden Verfahren ein Muster einer dritten Ebene verwirklicht wird.
DE2709986A 1976-04-29 1977-03-08 Verfahren zum Herstellen einer koplanaren Schichtstruktur Expired DE2709986C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/681,380 US4035276A (en) 1976-04-29 1976-04-29 Making coplanar layers of thin films

Publications (2)

Publication Number Publication Date
DE2709986A1 DE2709986A1 (de) 1977-11-17
DE2709986C2 true DE2709986C2 (de) 1986-01-30

Family

ID=24735037

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2709986A Expired DE2709986C2 (de) 1976-04-29 1977-03-08 Verfahren zum Herstellen einer koplanaren Schichtstruktur

Country Status (6)

Country Link
US (2) US4035276A (de)
JP (1) JPS5828736B2 (de)
CA (1) CA1062658A (de)
DE (1) DE2709986C2 (de)
FR (1) FR2349956A1 (de)
IT (1) IT1115626B (de)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2350697A1 (fr) * 1976-05-06 1977-12-02 Cii Structure perfectionnee de circuits multicouches
DE2800635C2 (de) * 1978-01-07 1985-03-14 Fa. Leonhard Kurz, 8510 Fürth Prägefolie, insbesondere Heißprägefolie
JPS5513962A (en) * 1978-07-17 1980-01-31 Nec Corp Method of processing very fine electrode
US4184909A (en) * 1978-08-21 1980-01-22 International Business Machines Corporation Method of forming thin film interconnection systems
US4181755A (en) * 1978-11-21 1980-01-01 Rca Corporation Thin film pattern generation by an inverse self-lifting technique
US4389481A (en) * 1980-06-02 1983-06-21 Xerox Corporation Method of making planar thin film transistors, transistor arrays
US4307179A (en) * 1980-07-03 1981-12-22 International Business Machines Corporation Planar metal interconnection system and process
US4367119A (en) * 1980-08-18 1983-01-04 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
US4337132A (en) * 1980-11-14 1982-06-29 Rockwell International Corporation Ion etching process with minimized redeposition
JPS57176746A (en) * 1981-04-21 1982-10-30 Nippon Telegr & Teleph Corp <Ntt> Semiconductor integrated circuit and manufacture thereof
US4564997A (en) * 1981-04-21 1986-01-21 Nippon-Telegraph And Telephone Public Corporation Semiconductor device and manufacturing process thereof
US4389294A (en) * 1981-06-30 1983-06-21 International Business Machines Corporation Method for avoiding residue on a vertical walled mesa
US4396458A (en) * 1981-12-21 1983-08-02 International Business Machines Corporation Method for forming planar metal/insulator structures
US4600663A (en) * 1982-07-06 1986-07-15 General Electric Company Microstrip line
US4703392A (en) * 1982-07-06 1987-10-27 General Electric Company Microstrip line and method for fabrication
US4461071A (en) * 1982-08-23 1984-07-24 Xerox Corporation Photolithographic process for fabricating thin film transistors
US4493855A (en) * 1982-12-23 1985-01-15 International Business Machines Corporation Use of plasma polymerized organosilicon films in fabrication of lift-off masks
US4562091A (en) * 1982-12-23 1985-12-31 International Business Machines Corporation Use of plasma polymerized orgaosilicon films in fabrication of lift-off masks
US4606931A (en) * 1983-06-27 1986-08-19 International Business Machines Corporation Lift-off masking method
JPS60176830U (ja) * 1984-04-29 1985-11-22 有限会社 小森谷製作所 ねじ込シヤンク
EP0202572B1 (de) * 1985-05-13 1993-12-15 Nippon Telegraph And Telephone Corporation Verfahren zur Herstellung einer planierten Dünnschicht aus Aluminium
JPS62137629U (de) * 1986-02-19 1987-08-29
US4731340A (en) * 1987-02-24 1988-03-15 Rockwell International Corporation Dual lift-off self aligning process for making heterojunction bipolar transistors
US4917963A (en) * 1988-10-28 1990-04-17 Andus Corporation Graded composition primer layer
US5262354A (en) * 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
TW408420B (en) * 1998-08-14 2000-10-11 Mosel Vitelic Inc A method to measure if the connecting via in the metal wiring layer is aligned correctly
US6524937B1 (en) * 2000-08-23 2003-02-25 Tyco Electronics Corp. Selective T-gate process
US6768204B1 (en) * 2001-04-05 2004-07-27 Advanced Micro Devices, Inc. Self-aligned conductive plugs in a semiconductor device
US6503847B2 (en) * 2001-04-26 2003-01-07 Institute Of Microelectronics Room temperature wafer-to-wafer bonding by polydimethylsiloxane
DE10222609B4 (de) * 2002-04-15 2008-07-10 Schott Ag Verfahren zur Herstellung strukturierter Schichten auf Substraten und verfahrensgemäß beschichtetes Substrat
JP5027992B2 (ja) * 2002-05-23 2012-09-19 ショット アクチエンゲゼルシャフト 高周波用途のためのガラス材料
US7205228B2 (en) * 2003-06-03 2007-04-17 Applied Materials, Inc. Selective metal encapsulation schemes
US20060009038A1 (en) * 2004-07-12 2006-01-12 International Business Machines Corporation Processing for overcoming extreme topography
KR101431466B1 (ko) * 2008-07-30 2014-08-22 삼성디스플레이 주식회사 유기 발광 소자의 제조 방법
CN105097433B (zh) * 2014-05-14 2018-05-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3442012A (en) * 1967-08-03 1969-05-06 Teledyne Inc Method of forming a flip-chip integrated circuit
US3661761A (en) * 1969-06-02 1972-05-09 Ibm Rf sputtering apparatus for promoting resputtering of film during deposition
GB1286737A (en) * 1969-10-15 1972-08-23 Itt Multilevel conductive systems
FR2119930B1 (de) * 1970-12-31 1974-08-19 Ibm
JPS4830888A (de) * 1971-08-25 1973-04-23
JPS4960870A (de) * 1972-10-16 1974-06-13
US3844831A (en) * 1972-10-27 1974-10-29 Ibm Forming a compact multilevel interconnection metallurgy system for semi-conductor devices
US3804738A (en) * 1973-06-29 1974-04-16 Ibm Partial planarization of electrically insulative films by resputtering
US3868723A (en) * 1973-06-29 1975-02-25 Ibm Integrated circuit structure accommodating via holes
US3873361A (en) * 1973-11-29 1975-03-25 Ibm Method of depositing thin film utilizing a lift-off mask
US3976524A (en) * 1974-06-17 1976-08-24 Ibm Corporation Planarization of integrated circuit surfaces through selective photoresist masking
JPS5128780A (en) * 1974-09-04 1976-03-11 Hitachi Ltd Haisenso no keiseihoho
US3985597A (en) * 1975-05-01 1976-10-12 International Business Machines Corporation Process for forming passivated metal interconnection system with a planar surface

Also Published As

Publication number Publication date
FR2349956B1 (de) 1980-01-11
JPS5828736B2 (ja) 1983-06-17
US4090006A (en) 1978-05-16
US4035276A (en) 1977-07-12
DE2709986A1 (de) 1977-11-17
FR2349956A1 (fr) 1977-11-25
CA1062658A (en) 1979-09-18
IT1115626B (it) 1986-02-03
JPS52132688A (en) 1977-11-07

Similar Documents

Publication Publication Date Title
DE2709986C2 (de) Verfahren zum Herstellen einer koplanaren Schichtstruktur
DE2617914C2 (de) Verfahren zum Herstellen von Mustern eines dünnen Films auf einem Substrat bei der Herstellung von integrierten Schaltungen
DE2729030C2 (de) Verfahren zum Herstellen eines mehrschichtigen Leiterzugsmusters für monolithisch integrierte Halbleiterschaltungen
DE3689371T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung einschliesslich der Formierung einer vielschichtigen Interkonnektionsschicht.
EP0008359B1 (de) Verfahren zum Herstellen einer Dünnfilmstruktur
DE19808990C2 (de) Dünnschichttransistor und Herstellungsverfahren dafür
DE69918436T2 (de) Verfahren zur Verbesserung der Leitfähigkeit von Elektroden für Anzeigesubstraten mit metallischen Hilfsschichten
DE69622607T2 (de) Flüssigkristall-Anzeige und Verfahren zu ihrer Herstellung
DE2709933C2 (de) Verfahren zur Herstellung von leitenden Verbindungen zwischen übereinander angeordneten Metallisierungsschichten
EP0012859B1 (de) Verfahren zum Aufbringen eines Dünnfilmmusters auf ein Substrat
DE4230338B4 (de) Verfahren zur Herstellung von Solarzellen aus amorphem Silizium mittels Naßätzen von Löchern oder Gräben durch Rückseitenelektroden und amorphes Silizium
DE2430692C2 (de) Verfahren zum Herstellen von Verbindungslöchern in Isolierschichten
DE2723944C2 (de) Verfahren zum Herstellen einer Anordnung aus einer strukturierten Schicht und einem Muster
DE4337849C2 (de) Signalleitungsstruktur für eine Dünnfilmtransistor-Flüssigkristallanzeige und Verfahren zur Herstellung derselben
DE2655937A1 (de) Verfahren zum planaren isolieren von leitungsmustern, durch chemischen niederschlag aus der dampfphase
EP0002185A1 (de) Verfahren zum Herstellen einer Verbindung zwischen zwei sich kreuzenden, auf der Oberfläche eines Substrats verlaufenden Leiterzügen
DE2901697C3 (de) Verfahren zur Ausbildung von Leitungsverbindungen auf einem Substrat
DE2636971C2 (de) Verfahren zum Herstellen einer isolierenden Schicht mit ebener Oberfläche auf einer unebenen Oberfläche eines Substrats
DE4102422A1 (de) Verfahren zur herstellung einer in mehreren ebenen angeordneten leiterstruktur einer halbleitervorrichtung
DE3136009A1 (de) Verfahren zur herstellung integrierter schaltungen
DE2746778A1 (de) Verfahren zur herstellung von mehrlagen-leitungssystemen fuer integrierte halbleiteranordnungen
EP0002669A1 (de) Verfahren zum Entfernen von Material von einem Substrat durch selektive Trockemätzung und Anwendung dieses Verfahrens bei der Herstellung von Leitungsmustern
DE3604368A1 (de) Verfahren zur herstellung eines duennfilm-transistors
DE69618264T2 (de) Verbesserungen bei der Herstellung von Kristallsubstraten
DE10039710B4 (de) Verfahren zur Herstellung passiver Bauelemente auf einem Halbleitersubstrat

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8125 Change of the main classification
8126 Change of the secondary classification
8128 New person/name/address of the agent

Representative=s name: MOENIG, A., DIPL.-ING., PAT.-ASS., 7030 BOEBLINGEN

8128 New person/name/address of the agent

Representative=s name: GAUGEL, H., DIPL.-ING. MOENIG, A., DIPL.-ING., PAT

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee