DE2657530A1

DE2657530A1 - Monolithisch integriertes nand-gatter

Info

Publication number: DE2657530A1
Application number: DE19762657530
Authority: DE
Inventors: Willy Minner
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Telefunken Electronic GmbH
Priority date: 1976-12-18
Filing date: 1976-12-18
Publication date: 1978-06-22
Also published as: DE2657530B2; IT1089406B; DE2657530C3

Description

Monolithisch integriertes NAND-Gatter
Die Erfindung betrifft ein monolithisch integriertes NAND-Gatter mit einem Nehrfachemitter-Transistor, dessen Basis-Kollektorstrecke galvanisch verbunden ist und der als Diode benutzt wird, mit einem weiteren, zum Potentialversatz dienenden Ankoppeltransistor an den Ausgangstransistor sowie mit einem die Stromaufnahme des Gatters bestimmenden Widerstand.
Wegen der ständig steigenden Komplexität monolithisch integrierter Schaltungen (IC) ist es vorteilhaft, wenn in ein und demselben IC sowohl analoge als auch digitale Signale verarbeitet werden können. Hierbei sollen die für Analogfunktionen vorgesehenen Schaltungskomponenten, d.h. NPN- und PNP-Transistoren mit hohen Stromverstärkungs- und Sperrspannungswerten, Dioden mit gezieltem Zenerdurchbruch, Kapazitätsdioden usw., keine Qualitätseinbuße erleiden, zum anderen soll für die digitalen Signale die Verwendung möglichst einfacher Gatter mit geringem Strombedarf und kurzer Signallaufzeit möglich sein.
Das einfache Gatter ist ein NAND-Gatter, welches nach der Figur 1 einen Vielfachemitter-Transistor T1, einen zweiten Transistor T2 und einen Widerstand R aufweist.
Bei der Integration dieser Schaltung entsteht jedoch, wie die Figur 1a zeigt, ungewollt ein parasitärer PNP-Transistor T3, der, wenn alle Eingä#nge H-Potential führen, einen Teil des durch den Widerstand R begrenzten Stromes I nicht zur Basis des Transistors 2 gelangen läßt, sondern als Substratstrom Is zum Substrat ableitet.
Um das Abfließen dieses Stromes weitgehend zu vermeiden, müssen in den Basisraum des Substrattransistors - dies ist jedoch auch die Kollektorzone jedes NPN-Transistors und der Basisraum jedes lateralen PNP-Transistors - möglichst viele Rekombinationszentren eingebaut werden. In der Praxis wird dies durch eine zusätzliche Golddiffusion erreicht, wie dies in der bekannten TTL-Reihe geschieht. Hierdurch werden jedoch die Kennwerte der Transistoren, besonders die der PNP-Transistoren, soweit gestört, daß die Transistoren nicht mehr für analoge Funktionen verwendbar sind.
Der Substratstrom des parasitären Transistors T3 wird bei der DTL-Schaltung der Figur 2 dadurch vermieden, daß der Transistor T1 der Figur 1 durch zwei Transistoren T1 und T11, die als Dioden geschaltet sind, ersetzt wird.
Durch die galvanische Verbindung des zugehörigen Kollektors mit der Basis wird auch die Basis-Emitter-Steuerstrecke des Substrattransistors T3 kurzgeschlossen, so daß kein Substratstrom fließen kann.
Ein nach der Figur 2 aufgebautes NAND-Gatter mit R = 10 UB = 5 V und mit integrierten Transistoren, deren Parameter denen von Transistoren für analoge Schaltungen entsprechen, zeigt bei einer Stromaufnahme von 0,4 mA eine Signallaufzeit T von einigen Hundert Nanosekunden.
pHL Die Laufzeit ist etwa um den Faktor 10 länger als die eines Gatters der TTL-Reihe, so daß die maximale Arbeitsfrequenz ebenfalls um den Faktor 10 zurückgenommen werden muß, was eine erhebliche Einschränkung der Verwendungsfähigkeit bedeutet.
Der Erfindung liegt die Aufgabe zugrunde, ein monolithisch integriertes NAND-Gatter mit geringer Signallaufzeit anzugeben Eine wesentliche Verkürzung der Signallaufzeit wird erreicht, wenn vom Koppeltransistor T11 der Figur 2, der zum Potentialversatz dient, nicht die Basis-Emitterstrecke (Kollektor mit Basis verbunden), sondern erz in dungsgemäß nach den Figuren 3, 4 oder 7 die Basis-Kollektorstrecke (Emitter mit Basis verbunden} des Koppeltransistors T12 als Diode zum Potentialversatz benutzt wird.
Die Signallaufzeit eines NAND-Gatters, welches dleglezcmeMh Schaltungskomponenten wie das Gatter der Figur 2 aufweist, jedoch als Versatzdiode gemäß der Figur 3 die Basis-Kollektorstrecke des Koppeltransistors T12 benutzt, vermindert sich auf einige Zehn-Nanosekunden und entspricht damit in etwa den Laufzeiten der TTL-Reihe.
Wird der Transistor T12 nicht in eine durch einen Bereich aus Isoliermaterial isolierte Wanne, z.B. eine oxidisolierte Wanne, eingesetzt, so wird nach der Figur 4 der unerwünschte Substrattransistor T3 wirksam, der einen Teil des durch den Widerstand R begrenzten Stromes I nicht als Steuerstrom 1B zum Ausgangstransistor fließen läßt, sondern als Substratstrom 1 ableitet. Wird für den Tran-5 sistor T12 eine technologische Konfiguration benutzt, wie sie die Figur 5 zeigt - die Fläche der buried layer 1 überragt die Fläche der Basis zone 2 nur im Bereich des nicht dargestellten Kollektoranschlusses - und wie sie für integrierte Transistoren analoger Schaltfunktionen üblich ist, so zeigen Messungen, daß 85 bis 90 % des durch R begrenzten Stromes in das Substrat abfließen.
Dadurch stehen nur 10 bis 15 % zur Steuerung des Ausgangstransistors T2 zur Verfügung, so daß der Ausgangslastfaktor des Gatters wesentlich reduziert wird.
Ändert man dagegen die technologische Konfiguration für den Transistor T12 gemäß der Figur 6 und läßt im Gegensatz zur Anordnung der Figur 5 die Fläche der buried layer 1 die Fläche der Basiszone 2 weit überragen, so kann der in das Substrat abfließende Strom so weit gemindert werden, daß nur noch 65 bis 80 % abfließen. Die Emitterzone des Transistors T12 ist in der Figur 5 und 6 mit 3 beziffert, während der Bereich 4 die Separationszone darstellt.
Durch die zusätzliche Maßnahme der galvanischen Verbindung von Emitter und Basis des Transistors T12 gemäß Figur 7 geht der Substratstrom Is sogar auf weniger als 50 % des durch R begrenzten Stromes zurück, so daß der Steuerstrom für den Ausgangstransistor T2 1B ~ 0,5 1 ist.
Da die Stromverstärkungsfaktoren der für analoge Funktionen geeigneten integrierten NPN-Transistoren relativ hoch sind (B => 100), reicht ein solcher Steuerstrom 1B sicher aus, um den Ausgangstransistor. auch bei Anschluß mehrer nachgeschalteter Gatter in den Sättigungsbereich zu treiben.
Zur weiteren Erhöhung des Ausgangslastfaktors kann dem simplen NAND-Gatter eine Leistungsstufe gemäß Figur 8 nachgeschaltet werden. Durch Reihenschaltungen zweier NAND-Glieder sind UND-Verknüpfungen und durch Anschalten zweier simpler NAND-Gatter an einen Differenzverstärker auch NOR- und OR-Verknüpfungen zu realisieren. Bei Parallelschalten der Eingänge des simplen NAND-Gatters arbeitet es als Inverter.
L e e r s e i t e

Claims

P a t e n t a n s p r ü c h e 1) Monolithisch integriertes NAND-Gatter mit einem Mehrfachemitter-Transistor, dessen Basis-Kollektorstrecke galvanisch verbunden ist und der als Diode benutzt wird, mit einem weiteren, zum Potentialversatz dienenden Ankoppeltransistor an den Ausgangstransistor sowie mit einem die Stromaufnahme des Gatters bestimmenden Widerstand, dadurch gekennzeichnet, daß die Basis-Kollektorstrecke des Ankoppeltransistros (T12) als Diode zur Erzielung des Potentialversatzes benutzt wird.
2) NAND-Gatter nach Anspruch 1, dadurch gekennzeichnet, daß zur Vermeidung von Substratstroin der Ankoppeltransistor (T12) in eine Box eingesetzt ist, die vom übrigen Halbleiterkörper durch einen Bereich aus Isoliermaterial isoliert ist.
3) NAND-Gatter nach Anspruch 2, dadurch gekennzeichnet, daß der die Box für den Ankoppeltransistor (T12) umgebende Isolierschichtbereich aus oxydiertem Halbleitermaterial besteht.
4) NAND-Gatter nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß bei einer N-Insel-Isolation in einem P-Substrat zur Verminderung des Substratstromes des parasitären Transistors (T3) der Emitter des Ankoppeltransistors (T12) mit seiner Basis galvanisch verbunden ist und/oder die Fläche der buried layer (1) die Fläche der Basis zone (2) stark überlappt.
5) NAND-Gatter nach Anspruch 4, dadurch gekennzeichnet, daß sich die buried layer (1) für den Ankoppeltransistor (T¢2) bis zur Separationszone (4) erstreckt oder diese berührt.
6) Verwendung des NAND-Gatters nach einem der Ansprüche 1 bis 5 als Eingangsstufe für Inverter oder Gatter für andere logische Funktionen.