DE2549032A1 - Logisches geraet zur multiplikation von digitalen operanden mit vorzeichen - Google Patents

Description

Logisches Gerät zur Multiplikation von digitalen Operanden mit

Vorzeichen

Die Erfindung betrifft eine Multiplikationslogik zur Multiplikation von zwei Serien-Binärzahlen mit Vorzeichen zur Erzeugung
eines Serien-Binärprodukte3, wobei der Multiplikand Information
über den Betrag und das Vorzeichen in binärer Komplementärschreibweise enthält, der Multiplikator Information über den Betrag enthält und das Produkt Betrag- und Vorzeicheninformation in binärer Komplementärschreibweiae enthält und alle drei Bitströme in Serie mit gleichen Wortgeschwindigkeiten auftreten, wobei das geringstwertige Bit zeitlich zuerst erscheint. Die Logik besteht aus

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einer Vielzahl von größtenteils identischen Multiplikationszellen, welche Teilprodukte bilden, die in größtenteils identischen Summationszellen summiert werden zur Bildung des Endproduktes. Jede Multiplikations ze He speichert ein Multiplikatorbit und enthält eine Stufe einee Multiplikanden-Schieberegisters und eine Stufe eines Schieberegisters für die Taktwellenform. Es sind Einrichtungen vorgesehen zur Kürzung des Multiplikanden und Abrundung des Produktes unter Steuerung durch die Taktwellenform. Die Logik ist flexibel und kann benutzt werden, um Produkte mit einfacher oder doppelter Genauigkeit zu erhalten (diese Ausdrücke werden noch nachstehend definiert). Die Konstruktion benutzt zwei größtenteils identische Zellen mit einem Mindestmaß an Kommunikationswegen an den Grenzen der Zellen und der Multiplikationslogik und ist optimal für Integration im großen Maßstab in einer integrierten Schaltung unter Benutzung von Metalloxyd-Halbleiterfeldeffekt-Transistoren und Verfahren.

Die Erfindung betrifft zusammengefaßt das Gebiet der digitalen Rechner und insbesondere eine Sequenzlogik, die zur Multiplikation von zwei Serienzahlen zur Erzielung einer Serienausgangsgröße benutzt wird, wobei das Produkt das Vorzeichen des Multiplikanden wiedergibt. Die Erfindung betrifft auch eine Einrichtung, durch welche ein Produkt mit einfacher oder doppelter Genauigkeit wirksam erzielt werden kann (die Ausdrücke "einfache" oder "doppelte" Genauigkeit werden noch nachstehend definiert). Die Erfindung benutzt logische Funktionen, die besonders angepaßt sind an die Integration in großem Maßstab in einer integrierten Schaltung.

Die Multiplikation von zwei binären Zahlen mit m und η Bits erzeugt typischerweise ein Produkt von (m + n)-Bits. Wenn angenommen wird, daß die Größen m und η gleich sind, besitzt das Produkt 2m-(oder 2n)-Bita und wird ein Produkt mit doppelter Genauigkeit genannt. Da im üblichen Falle die Ziffern dee Operanden nur zu dem aufgezählten Grade verfügbar 3ind, kann die geringstwertige Hälfte der Bits, welche das Produkt bilden, nicht brauchbar sein, da sie möglicherweise innerhalb des Bereiches der Quantisierungs-

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fehler oder anderer Fehler fallen, welche in den Operanden vorhanden sind. In den Fällen, in denen Serienoperanden und Serienprodukte auftreten, kann die Zeit und/oder die Ausrüstung, die für ein Produkt mit doppelter Genauigkeit und für die spätere Abrundung auf eine sinnvolle Wortlänge erforderlich ist, unpraktisch sein.

Das Serienformat ist besonders attraktiv in vielen Rechensystemen, wo die Anzahl der Eingangs- und Ausgangsanschlüsse begrenzt ist, und es kann wirksam ausgeführt werden in einem Format in Form einer integrierten Schaltung mit Metalloxyd-Halbleitern. Ebenso erfordert die typische Verarbeitung von Signalen und Daten die Fähigkeit zur Handhabung von Informationen über Vorzeichen und Betrag. Die binär-komplementäre Schreibweise ist eines der bekannten Formate zur arithmetischen Datenverarbeitung mit Vorzeichen.

In einer Arbeit mit dem Titel "An Approach to the Implementation of Digital Filters" IEEE Transactions on Audio and Electroac_oustics, September 1968, wird ein Multiplikationsgerät mit einfacher Genauigkeit beschrieben, bei dem die Eingänge und Ausgänge in Serie sind, in dem jedoch die Operanden positiv sein müssen. In einer zweiten Arbeit von Sypherd "Design of Digital Filters Using Read-Only-Memories", Proceedings of the National Electronics Conference, 1969, wird ein Serienparallelmultiplikationsgerät beschrieben, das einen Festspeicher zur Summierung von Teilprodukten verwendet.

Die Ausführung von bestimmten logischen Funktionen in einer Weise, welche für integrierte Schaltungen in MOS-Technologie geeignet ist, wird in einem Buch behandelt mit dem Titel "MOS Integrated Circuits", herausgegeben von William M. Penney und Lillian Lau van Nostrand Reinhold Company, New York, 1972.

Es ist eine Aufgabe der vorliegenden Erfindung, ein verbessertes Sefrienmultiplikationsgerät zu schaffen.

Es ist eine weitere Aufgabe der Erfindung, ein verbessertes Serienmultiplikationsgerät zu schaffen, bei dem mindestens einer der Operanden mit einem Vorzeichen ausgestattet ist.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein verbessertes Serienmultiplikationsgerät zu schaffen, in dem ein Produkt mit einfacher oder doppelter Genauigkeit ohne Zeitverlust erhalten wird.

Es ist ein Merkmal der vorliegenden Erfindung, ein solches verbessertes Multiplikationsgerät mit Vorzeichenberücksichtigung zu schaffen durch Benutzung von wiederholten Zellen von ähnlichem Aufbau, wobei durch Herstellung als integrierte Schaltung in großem Maßstab ein Mindestmaß an Geometrie und an Kommunikationswegen an der Zelle und an den Bereichsgrenzen des Gerätes erreicht werden.

Es ist ein weiteres Merkmal der vorliegenden Erfindung, ein solches Gerät zur Ausführung der Multiplikation an reellen oder an komplexen Zahlen (Realteil + Imaginärteil) zu schaffen.

Diese und weitere Aufgaben und Merkmale der Erfindung werden in einem neuartigen logischen Gerät zur Multiplikation von digitalen Zahlen mit Vorzeichen erreicht, das zur Multiplikation von zwei Serienbinärzahlen zur Erzielung eines Serien-Binärproduktes ausgelegt ist, wobei der Multiplikand Information über den Betrag und das Vorzeichen in binär-komplementärer Schreibweise enthält und der Multiplikator Information über den Betrag enthält und das Produkt Betrag- und Vorzeicheninformation in Binär-komplementär-Schreibweise enthält, wobei die Bitströme für Multiplikator, Multiplikand und Produkt in Serie mit gleichen Wortgeachwindigkeiten auftreten und das geringstwertige Bit zeitlich zuerst auftritt.

Gemäß der Erfindung umfaßt die Multiplikationslogik eine Sammelleitung, an welcher der Bitstrom für den Multiplikator zugeführt wird. Eine Vielzahl von binären Speicherelementen sind an die

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Sammelleitung gekoppelt zur Speicherung der aufeinanderfolgenden Worte des Multiplikator-Bitstroms, wobei jedes Speicherelement ein Bit mit vorgegebenem Stellenwert aus jedem in Serie vorliegenden Multiplikatorwort auswählt und das ausgewählte Bit so lange speichert, bis in dem nachfolgenden Wort ein Bit mit gleichem Stellenwert erscheint. Ein Schieberegister besitzt eine Vielzahl von Verbindungsstellen in Intervallen von 1 Bit, an denen der Multiplikanden-Bitstrom zugeführt wird. Eine Vielzahl von Multiplikationsstufen sind jeweils zum Eintrag von binären Bits in ein binäres Speicherelement und zum Eintrag des Multiplikanden in eine Verbindungsstelle des Multiplikanden-Schieberegisters geschaltet, wobei dessen angesammelte Bits der Verzögerung gemäß dem Stellenwert des eingetragenen Multiplikatorbits anwachsen. Jede Stufe multipliziert eine konsekutive Auswahl der höchstwertigen Bits eines Wortes des Multiplikanden mit einem Multiplikatorbit zur Bildung eines Serien-Teilproduktes, das zeitlich gemäß seinem Stellenwert auftritt. Ein Summierungsnetzwerk ist an den Ausgang jeder der Multiplikationsstufen gekoppelt zur Zusammenfassung der Bitströme, welche die Teilprodukte darstellen, in einen einzigen Bitstrom, welcher gleich dem Produkt ist.

Gemäß weiteren Aspekten der Erfindung enthalten die Multiplikationsstufen Einrichtungen zur Eintragung von weniger als allen Bits des Multiplikanden, wobei die geringstwertigen Bits verkürzt werden im Verhältnis umgekehrt zum Stellenwert des eingetragenen Multiplikatorbits. Insbesondere umfaßt die Einrichtung zur Abkürzung der Multiplikandenbits Einrichtungen zur Erzeugung einer Taktwellenform mit einem Teil, dessen Dauer gleich den Bitzeiten des Multiplikators ist, und ein zweites Schieberegister, dem diese Taktwellenform zugeführt wird und das Verbindungen in Intervallen von einem Bit besitzt, wobei jede Multiplikationsstufe mit diesem Taktschieberegister verbunden ist, um ein Taktsignal zur Steuerung der Anzahl der höherwertigen Bits des Multiplikanden zu erhalten, die eingetragen werden, um auf diese Weise eine Entsprechung zum Stellenwert des eingetragenen Multiplikatorbits herzustellen.

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Die Multiplikation wird durch ein Gatter mit drei Eingängen ausgeführt, an dem ein ver__zögerter Multiplikand, ein gespeichertes Multiplikatorbit und das Taktsignal zugeführt werden, wobei die Taktsignale an jeder Stufe eine Dauer besitzen, welche in Schritten von einem Bit gemäß der Verzögerung erhöht wird, welche der Taktwellenform zugeordnet ist. Das Gatter mit drei Eingängen führt die logische Operation "UND" an den drei Eingängen aus, um eine Ausgangsgröße zu erzeugen.

Gemäß einem weiteren Aspekt der Erfindung ist in jeder Multiplikationsstufe eine Sammelleitung vorgesehen zur Erzeugung eines Taktsignals zur Steuerung des Eintrags des Multiplikandenbits. Das Taktgatter besitzt einen Eingang, welcher mit der Sammelleitung für die Taktwellenform mit fester Verzögerung gekoppelt ist, um das Taktsignal auszulösen, und einen weiteren Eingang, der zur Beendigung des Taktsignals mit dem Taktwellen-Schieberegister gekoppelt ist.

Jede Multiplikationsstufe umfaßt zusätzlich Einrichtungen, welche auf das Taktsignal ansprechen und das Vorzeichenbit des Multiplikanden wiederholen gemäß der Anzahl von Bits, die zur Vervollständigung des Teils des Teilproduktes mit dem höheren Rang erforderlich ist. Das Teilprodukt mit voller Länge wird dann dadurch erhalten, daß eine logische Operation "ODER" am Ausgangssignal des Gatters mit drei Eingängen und an der Ausgangsgröße der Einrichtung zur Vorzeichenwiederholung ausgeführt wird.

Die Summierung der Teilprodukte wird durch eine Ansammlung von Summierern oder Summationseinrichtungen mit Rangordnung ausgeführt, die jeweils zwei Seriendateneingänge besitzen und jeweils einen Seriendatenausgang erzeugen, welcher die Summe der beiden Eingänge nach einer Verzögerung von 1 Bit darstellt. Die Summierer sind in absteigender Rangordnung angeordnet, wobei die Seriendaten zuletzt zu einem einzigen Strom zusammengefaßt werden. Es sind Einrichtungen in jedem Summierer vorgesehen, um die intern gespeicherten Übertragsbits zurückzusetzen, während das geringstwertige Bit jedes Wortes durchläuft. Die Rückstelleinrichtung

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umfaßt ein oder mehrere Rückstellimpuls-Generatoren, welche durch eine Verbindung zum Taktwellenform-Register zeitlich gesteuert werden und jeweils einen Ausgangsimpuls zum richtigen Zeitpunkt liefern, um die intern gespeicherten Übertragsbits zurückzusetzen.

Die Summierungseinrichtung in der letzten Rangstufe ist mit Einrichtungen ausgestattet, um eine oder mehrere der geringerwertigen Bits jedes Wortes des Serienproduktes zu nullen.

Ein Abrundungswert wird ebenfalls eingeführt, um die Abkürzung von Multiplikand und Produkt zu kompensieren. Die Einrichtung für den Abkürzungswert umfaßt einen oder mehrere Impulsgeneratoren, die jeweils einen Eingang besitzen, der mit einem Anschluß an dem Taktwellenform-Register verbunden ist zur Erfassung des Durchgangs einer Taktwellenform zu einem Zeitpunkt entsprechend dem Eintrag eines Bits mit einem gegebenen Stellenwert in der ersten Rangstufe der Summierungseinrichtungen und zur Erzeugung eines Ausgangsimpulses zu diesem Zeitpunkt, sowie ein ODER-Gatter zur Erzeugung des Abrundungswertes, ah dae die Impulsgeneratorausgänge gekoppelt sind und ein oder mehrere Ausgangsimpulse entsprechend einem gewünschten Abrundungewert erzeugen, wobei der Ausgang des QDER-Gatters mit dem Eingang einer Summierungseinrichtung in der ersten Rangstufe zur Addition zum Endprodukt gekoppelt ist.

Ein besseres Verständnis der Erfindung ergibt sich aus der nachstehenden Beschreibung und den Abbildungen.

Pigur 1 ist ein Blockschaltbild und zeigt die logische Einrichtung zur Multiplikation von Binärziffern mit Vorzeichen gemäß der Erfindung zur Multiplikation eines Multiplikanden in binärer Komplementärschreibweise durch einen Multiplikator mit Vorzeichen und Betrag zur Erzeugung eines Produktes in Binär-komplementär-Schreibweise.

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Figur 2 ist ein Blockschaltbild und zeigt die Verwendung einer Vielzahl von logischen Einheiten für die Multiplikation von Binärziffern mit Vorzeichen zur Ausführung einer komplexen Multiplikation.

Figur 3 ist ein logisches Schaltbild eines Serien-Binärkomplernentierteils, das in den Anordnungen nach den Figuren 1 und 2 geeignet ist.

Figur- 4 ist ein Blockschaltbild für die Logik zur Multiplikation von Binärziffern mit Vorzeichen.

Figur 5 ist ein vereinfachtes Blockschaltbild des Multiplikationseingangsgatters, das in Figur H wiederholt verwendet wird.

Figur 6 ist ein logisches Schaltbild des Multiplikations-Eingangsgatters nach Figur 5.

Figur 7 ist ein logisches Schaltbild einer Seriensummierungseinrichtung, welche in dem Blockschaltbild nach Figur ¹I wiederholt verwendet wird. Dabei zeigt die Figur 7 A die Modifikation, welche für das letzte Summierungsglied zur Nullsetzung des Ausgangs benötigt wird.

Figur 8 ist eine Kurvendarstellung von Steuerwellenformen, welche intern erzeugt werden und zur Taktgabe des Betriebs der logischen Einrichtung zur Multiplikation von Binärziffern mit Vorzeichen nach Figur k verwendet werden.

Es folgt nachstehend eine Beschreibung der bevorzugten Ausführungsform. Das Blockschaltbild in Figur 1 zeigt eine Anwendung der Logikschaltung zur Multiplikation von Binärziffern mit Vor- " zeichen gemäß der vorliegenden Erfindung. Die Multiplikationslogik 11 ist an zwei Quellen 12, 13 für Serieneingangsdaten gekoppelt und erzeugt ein Produkt mit einfacher Genauigkeit ebenfalls in Serienform. Bei der Ausführung der Multiplikation von zwei Serieneingangsziffern wird eine sehr wirksame Benutzung der

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verfügbaren Zeit erzielt. Die Multiplikationslogik erzeugt ein Produkt mit einfacher Genauigkeit, das nur ein Bit mehr pro Wort als der Multiplikand erfordert. Wenn der Multiplikand 12 Bits besitzt, wird das Ausgangsprodukt von 10 Bits in einem Ausgangswortintervall von 13 Bitzeiten gebildet. Der Multiplikator besitzt eine feste Länge. Der Multiplikand kann eine variable Länge besitzen und ist gewöhnlich länger als der Multiplikator.

Die Logik 11 zur Multiplikation von Binärziffern mit Vorzeichen führt eine sogenannte "Zweiquadranten-Multiplikation¹¹ aus. Der Multiplikand (a) von der Quelle 12 wird in Binärkomplementär-Schreibweise geliefert und läßt damit positive oder negative Werte zu. Der Multiplikator \b\ (zu lesen als "absoluter Betrag von b") von der Quelle 13 gibt nur den Betrag an. Das Ausgangssignal des Multiplikators 11 ist das Produkt:

a . lb|

in Binär-komplementär-Schreibweise. Der Operand (a) lag ursprünglich in Binär-komplementär-Schreibweise vor und enthält Implizitinformationen über den Betrag und das Vorzeichen und im Produkt sind beide Informationen enthalten. Der Multiplikator (IbI) wird jedoch nur mit Betrag3information eingespeist und der Produktausdruck gibt nur diesen Betrag wieder. Wenn man daher annimmt, daß das Produkt von zwei reellen Operanden in vier Quadranten als Punktion ihrer Vorzeichen eingeordnet werden kann, dann kann das vorliegende Gerät als eine Zweiquadranten-Einrichtung charakterisiert werden:

(+a)*(+b) und (-a)-(+b)

Wenn es erwünscht ist, im Zusammenhang mit dem Multiplikator (b) Vorzeicheninformation einzuführen, um eine Vierquadranten-Multiplikation zu erreichen, d. h.; (+a)«(+b); (-a)^(+b)j (+a)-(-b); (-a)'(-b), dann kann da3 Vorzeichen des Multiplikators (b) von einer getrennten Quelle 14 erhalten werden, um ein binäres Komplementierwerk 15 zu steuern, das an den Ausgang des Multiplika-

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tors 11 nach Figur 1 gekoppelt ist. Wenn dies getan wird, dann enthält das Produkt am Ausgang von 15 implizit Information über Betrag und Vorzeichen für beide Operanden und erscheint in Binärkomplementär-Schreibweise.

Die Logik zur Multiplikation von Binärziffern mit Vorzeichen gemäß der vorliegenden Erfindung kann entweder mit einem Binärkomplementierwerk 15 gemäß der Abbildung in Figur 1 verwendet werden oder, wenn das Vorzeichen des Multiplikators stets positiv ist, kann es ohne das Binärkomplementierwerk verwendet werden, um die Größe a-|bj zu erhalten.

Die vorliegende Erfindung besitzt weitere Anwendungsmöglichkeit auf die Vierquadranten-Multiplikation von komplexen Zahlen, wie dies in Figur 2 abgebildet ist. In dieser Figur wird eine erste komplexe Größe (a + jb) mit einer zweiten komplexen Größe (c + jd) multipliziert. Dabei bedeutet "j" den Operator, der eine imaginäre Zahl andeutet. Andere Literaturquellen benutzen teilweise den Ausdruck "i" für diesen Operator, Das Produkt der Multiplikation kann dargestellt werden mit einem Realteil (ac - bd), einem Imaginärteil [j (ad - bc)3· Die Multiplikanden (a), welche an den Eingängen der Multiplikatoren 1 und 3 zügeführt werden, und die Multiplikanden (b), welche an den Eingängen der Multiplikatoren 2,4 zugeführt werden, liegen in der Form mit binärkomplementärer Schreibweise vor. Die an den anderen Eingängen der Multiplikatoren 1, 2, 3 und ¹J zugeführten Multiplikatoren sind jeweils die Betrag3größen |c|, |d|, |d| und lc|. Die Ausgänge der Multiplikatoren 1 bis H enthalten die Produkte

, (a-|d|) und (b-|c|).

Die Dateneingänge der Binärkomplementierwerke 5, 6, 7 und 8 sind mit den jeweiligen Ausgängen der Multiplikatoren 1, 2, 3 und 4 verbunden, um die Ausgangsprodukte in echte Vferquadrantengrößen umzuwandeln, welche Information über das Vorzeichen und den Betrag au3 beiden Operanden enthalten. Die Vorzeicheninformation entsprechend den absoluten Multiplikatorgrößen wird an den Vorzeicheneingang der Binärkomplementierwerke zu diesem Zweck gekop-

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pelt (Anmerkung: Die Vorzeicheneingänge s, bzw. s, sind zu lesen als "Vorzeichen von d" bzw. "umgekehrtes Vorzeichen von d", und in ähnlicher Weise für s ). Insbesondere wird das Vorzeichen des Multiplikators (c) dem Binärkomplementierwerk 5 zugeführt. Das Vorzeichen von (d) wird dem Binärkomplementierwerk 6 zugeführt

(und eine Vorzeichenumkehr für (j ) sollte an diesem Punkt eingeführt werden). Das Vorzeichen des Multiplikators (d) wird dem Binärkomplementierwerk 7 zugeführt und das Vorzeichen des Multiplikators (c) wird dem Binärkomplementierwerk 8 zugeführt. Daher erfolgt an den Ausgängen der vier Binärkomplementierwerke 5 bis eine volle Vierquadranten-Multiplikation der Operanden und das Produkt erscheint in Binär-komplementär-Schreibweise.

Das komplexe Produkt wird abgeleitet durch Kombination der Ausgänge der vier Binärkomplementierwerke 5 bis 8. Der Realteil der Ausgangsgröße ist (ac - bd) und wird gebildet durch Kombination der Ausgänge der beiden Komplementierwerke 5 und 6 in dem Summierungsteil 9· In ähnlicher Weise ist der Imaginärteil der Ausgangsgröße LJ(ad + bc)J und wird gebildet durch Kombination der Ausgänge der Binärkomplementierwerke 7 und 8 in dem Summierungsteil 10.

Die bevorzugten Serien-Binärkomplementierwerke für das Element in Figur i und die Elemente 5 bis 8 in Figur 2 sind mit weiteren Einzelheiten in Figur 3 dargestellt. Binärkomplementierwerke sind jedoch an sich bekannt und es kann eine geeignete vorbekannte Einrichtung hierzu verwendet werden. Ein Binärkomplementierwerk ist dazu ausgelegt, eine Serien-Binärzahl in Binär-komplementär-Schreibweise aufzunehmen und gewünschtenfalls das algebraische Vorzeichen zu verändern. Ein Binärkomplementierwerk wird dae algebraische Vorzeichen der Größe a«\bl (in Binärkomplementär-Schreibweise) von 11 verändern und dadurch die Auswirkung des Vorzeichens der Größe jb| wiederspiegeln. Das Ausgangsprodukt bei 16 ist (ab) (in Binärkomplementär-Schreibweise) und spiegelt das Vorzeichen von beiden Eingangsgrößen wieder.

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Die logische Schaltung des Binärkomplementierwerkes ist in Fig.3 abgebildet. Es benutzt vorzugsweise NAND-Einrichtungen, Dieser Aufbau ergibt einen Aufbau mit einem Mindestmaß an Geometrie bei der Ausführung unter Verwendung von Metalloxyd-Halbleiterfeldeffekttransistoren (MOSPETS) in Form einer integrierten Schaltung. Wie durch die gestrichelten Linien in Figur 3 gezeigt, besteht das Serien-Binärkomplementierwerk aus zwei Hauptblöcken, einem Binärspeicherelement und einem ausschließlichen NICHT ODER-EIement (exklusives NOR). Im Prinzip erfaßt die Schaltung die erste "1" in dem Bitstrom und dann nach einer Verzögerung von einem Bit kehrt slie die nachfolgenden Bits um.

Das binäre Speicherelement wird durch einen Inverter 20, zwei NAND-Gatter 21, 22 und eine dynamische Verzögerung 23 für ein Bit ausgeführt. Der Bitstrom von der MuItiplikationslogik 11 wird durch Inverter 20 auf das NAND-Gatter 21 und von dort durch die 1 Bit-Verzögerung 23 zum NAND-Gatter 22 gekoppelt. Zwei andere Eingänge des NAND-Gatters bilden Anschlußeingänge für Steuerung und Rückstellung, Der Ausgang de3 NAND-Gatters 22 wird auf einen zweiten Eingang des NAND-Gatters 21 zurückgekoppelt, um eine Regeneration für das binäre Speicherelement zu erhalten.

Das EXKLUSIVES-NICHT-ODER-Gatter (NOR) (Weder-Noch-Verknüpfung) wird durch zwei NAND-Gatter 24, 25 und ein ODER-Gatter 26 ausgeführt. Das NAND-Gatter 2k und das ODER-Gatter 26 besitzen jeweils einen Eingang, der mit dem komplementären Ausgang des binären Speicherelementes verbunden ist. Der andere Eingang des NAND-Gatters 2¹I und des ODER-Gatters 26 ist so geschaltet, daß er den Bitstrom von der Multiplikationslogik 11 erhält. Der Ausgang des NAND-Gatters 2M und des ODER-Gatters 26 sind mit den getrennten Eingängen des NAND-Gatters 25 verbunden, an dessen Ausgang das Produkt (a-b) erscheint.

In dem Binärkomplementierwerk ist das binäre Speicherelement so ausgelegt, daß es auf die erste "1" in dem Eingangsbitstrom anspricht und eine Änderung des Ausgangs nach einer Verzögerung von einem Bit erzeugt. Das exklusive NICHT ODER (NOR), welches

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eine Eingangsverbindung besitzt, die mit dem Bitstrom von der Multiplikationslogik 11 gekoppelt ist und bei dem die andere Eingangsverbindung zum komplementären Ausgang des binären Speicherelementes gekoppelt ist, ist so ausgelegt, daß sie den Eingangsbitstrom umkehrt, wenn der (komplementäre) Ausgang des binären Speatherelementes auf einen Nullzustand geht. Der Ausgang des exklusiven NICHT ODER ergibt die negierte Zahl.

Die Arbeitsweise der LogikanOrdnung für die Multiplikation von Binärziffern mit Vorzeichen ist am besten verständlich aus dem Blockschaltbild nach Figur ¹J und dem Sequenzbild der Tabelle 1. In der nachfolgenden Beschreibung wird angenommen, daß der Serien-Multiplikator sieben Bits für Betragsinformation enthält, welche dem Multiplikator so zugeführt werden, daß das geringstwertige Bit zeitlich zuerst eintrifft. Normalerweise wird dem Multiplikator auch noch ein getrenntes Vorzeichenbit zugeführt. Der Serien-Multiplikand besitzt 12 Bits und erscheint in Binär-Komplementär-Schreibweise, wobei das geringstwertige Bit zuerst und das Vorzeichenbit zuletzt eintreffen. Multiplikator und Multiplikand werden beide mit einer Wortgeschwindigkeit zugeführt, die mit 13 Bitzeiten pro Wortperiode konsistent ist. Mit der vorstehend getroffenen Auswahl kann man ein Produkt mit einfacher Genauigkeit nach einer Transportverzögerung von 9 Bits erhalten, das von 13 Bits auf 10 Bits abgerundet ist und auch nach 13 Bitzeiten pro Wortperiode erscheint.

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Tabelle

I .13.12. 11.10. 9.8 .7

13 12. Il IO 9 θ

β 9 10 Il

9 10 Il

10 Il IDS

± I 2 3 4 5 β 7 3 9 10 Il 12

I"—52

12

ί*Μ

PPI

ΡΡ2

ΡΡ3

ΡΡ4

ΡΡ5

ΡΡβ

ΡΡ7

10

11

1	Späteres Wort
2	Gegenwärtiges Wort
	Bit-Zeiten
3	Früheres Wort
H	Vorzeichen-Bit^Verlängerung
5	Multiplikand (a)
6	Verkürzt
7	Multiplikator
	(b) Bits
8	Teilprodukt

Bezeichnet Multiplikator Bit-Eintrag

Abrundungswert

Endprodukt

10 Bit-Produkt
Ausgang

Genullt

m Abrundungswert

Für Multiplikand-Abkürzung Für Produkt-Kürzung

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Die Komponenten der Multiplikationslogik, ihre Zwischenverbindungen, ihre Punktionen und die Sequenz, in der ihre Punktionen ausgeführt werden, werden nachstehend beschrieben. In Figur 4 ist die neuartige Logikschaltung 11 zur Multiplikation von Binärziffern mit Vorzeichen nach Figur 1 in einem vereinfachten Blockschaltbild wiedergegeben. Die Blöcke entsprechen nicht den logischen Bezeichnungen, sondern entsprechen Zellen in der bevorzugten Ausführung als integrierte Schaltung und werden in der gesamten Logikanordnung wiederholt reproduziert in einer größtenteils identischen Form. Die Multiplikationslogik umfaßt ersichtlich eine Aufeinanderfolge von 7 untereinander verbundenen Multiplikationsteilen oder Eingangs gat tern 34 bis 40 für die Multiplikation, welche Zellen eines ersten Typs bilden, und einen "Summierungsbaum", welcher Serien-Summierungseinrichtungen 41 bis 47 enthält, die Zellen eines zweiten Typs darstellen. Die Multiplikationszellen bilden neben anderen Funktionen die Teilprodukte, welche durch die Summierungszellen zur Bildung des Endproduktes summiert werden.

Die Eingangswege, die inneren Wege und die Ausgangsdatenwege zwischen den Zellen der Multiplikationslogik sind wie folgt: Der Eingangsdatenstrom (Jb|) vom Serien-Multiplikator ist an der Sammelleitung 31 verfügbar und wird direkt dem Dateneingang b. jeder Multiplikations zelle (34 bis 40) zugeführt.

Der Eingangsdatenstrom für den Serien-Multiplikanden (a) ist verfügbar von der Leitung 32 und wird unmittelbar dem a^Dateneingang der Multiplikationszelle 34 allein zugeführt und indirekt jedem der a.-Dateneingänge der Multiplikationszellen 35 bis 40 über aufeinanderfolgende innere Verzögerungen von 1 Bit. Die Multiplikationszellen besitzen jeweils innere Verbindungen (in Figur 4 nicht gezeigt), um den Multiplikanden-Datenstrom in diese Zelle zur Erzeugung de3 dieser Zelle zugeordneten Teilproduktes einzutragen. Mit Ausnahme der letzten Zelle ist jede Zelle mit einem Weg ausgestattet, welcher eine 1 Bit-Verzögerung zur Übertragung des MultipBcanden zur nächsten Zelle enthält. Daher wird

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der von der Leitung.32 verfügbare Multiplikanden-Datenstrom von der Multiplikationszelle 34 mit einer Verzögerung von 1 Bit zum Dateneingang a₂ der Multiplikationszelie 35 überführt. In ähnlicher Weise wird der Multiplikanden-Datenstrom von der Multiplikationszelle 35 zur Multiplikationszelle 36 überführt, von 36 nach 37, von 37 nach 38 und von 38 nach 39 und von 39 schließlich zur MuHplikationszelle 40, in der keine Verzögerung verwendet wird. Insgesamt werden 6 Bits Verzögerung bei der überführung des Multiplikanden von dem Eingang der ersten zum Eingang der letzten Multiplikationszelle vorgenommen. Die Verzögerungen bilden Stufen eines Schieberegisters für den Multiplikanden mit sieben Verbindungen mit 1 Bit-Intervallen.

Die in den Multiplikationszellen 34 bis 40 gebildeten Teilprodukte sind Serien-Datenströme und werdem dem ersten Rang der Summierungszellen (41 bis 44) zugeführt. Insbesondere werden die Teilproduktausgänge der Multiplikationszellen 3^ und 35 den beiden Eingängen der Serien-Summierungszelle 41 zugeführt. Die Teilprodukte der Multiplikationszellen 36 und 37 werden den beiden Eingängen der Summierungszelle 42 zugeführt. Ähnliche Ausgänge der Multiplikationszellen 38 und 39 werden den beiden Eingängen der SummierungszeHe 43 zugeführt. Schließlich wird der Teilproduktausgang der letzten Multiplikationszelle 40 mit einem Abrundung3-wert (dessen Quelle wird noch nachstehend beschrieben) den beiden Eingängen der letzten Summierungszelle 44 des ersten Rangee zugeführt.

Die Teilprodukte werden in den Summierung3zellen 41 bie 47 kombiniert, um das Endprodukt zu erhalten. Die Summierungszellen 41 bis 47 sind in einer Verzweigung ("Baum") mit drei Rängen angeordnet und der Vorgang der Zusammenfassung der getrennten Ströme in einen einzigen Datenstrom erfordert ein Zeitintervall von 3 Bit. Die Summierungszellen des ersten Ranges (41 bis 44) liefern jeweils einen einzigen Datenstrom nach einer Zeitverzögerung von einem Bit, deseen Wert die Summe der beiden Eingangsdatenströme ist. Die Au3gangsdatenströme der Summierungszellen 4l und 42 im

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ersten Rang werden den getrennten Eingängen der Summierungszelle 45 im zweiten Rang zugeführt. Die Ausgangsdatenströme der Summierungs zellen 43 und 44 im ersten Rang werden den getrennten Eingängen der Summierungszelie 46 im zweiten Rang zugeführt. Die Ausgänge der Summierungszellen 45 und 46 im zweiten Rang treten nach einer Verzögerung von 1 Bit auf und werden dann den getrennten Eingängen der Summierungszelle 47 im dritten Rang zugeführt. Der zusammengefaßte Datenstrom erscheint am Ausgang des Serien-Summierungs teils 47 nach einem weiteren Verzögerungsbit.

Das Endprodukt a«[bj der Multiplikationslogik mit Vorzeichenberücksichtigung erscheint an der Ausgangs leitung 33· Sechs Bits der Zeitverzögerung werden benötigt, bis der Multiplikand die letzte Multiplikationszelle erreicht,und drei Verzögerungsbits werden für die Summierung benötigt, so daß sich insgesamt eine Transportverzögerung von 9 Bits ergibt. Ein ausführlicheres Verständnis der Formation des Produktes kann aus einer Betrachtung des Sequenzdiagramms nach Tabelle 1 erhalten werden. Das Sequenzdiagramra nach Tabelle 1 zeigt die Sequenzbildung des Multiplikanden*-Datenetroms, des Multiplikator-Datenstroms und die Bildung des Produkt-Datenstroms. Der Multiplikand "a" wird mit einem Bit Cb₁) des Multiplikators in jeder Multiplikationszelle (34 bis 40) multipliziert, um ein Teilprodukt (PPI bis PP7) zu bilden. Die Teilprodukte werden dann in der Summierungsverzweigung 41 bis 47 summiert, um das Endprodukt (a*|b|) mit einfacher Genauigkeit zu bilden. Das Schema zeigt die Abkürzung des Multiplikanden, die Abkürzung des Endproduktes , das Abrunden des Produktes zur Kompensation der Abrundung des Multiplikanden und des Produktes zur Erzeugung eines Ausgangs mit einfacher Genauigkeit und die Vorzeichenbit-Erweiterung zur Bildung von Teilprodukten mit richtigem Vorzeichen.

Die Stellungen des Multiplikanden und Multiplikators sind über den Bitzeiten für die 13-Bit-Wortgeschwindigkeit von allen drei Datenströmen aufgetragen. Das Sequenzdiagramm nimmt an, daß ein 12-Bit-Multiplikand "a" während des gegenwärtigen 13-Bit-Produktwortes auftritt und ein 7-Bit-Multiplikator | b\ (Bite bl bis b7).

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- is - 2bA9032"

Willkürliche Bitzeiten des gegenwärtigen Wortes a-Jbj sind oben in dem Schema angedeutet. Der Zeitpunkt Tl entspricht dem Beginn der Summierung des Teilproduktes unter Verwendung der Summierungsteile 41 bis 47 der Figur 4. Die Zeit steigt von rechts nach links an, so daß numerische Werte in der natürlichen Reihenfolge geschrieben werden können, wobei sich das Bit mit dem kleinsten Stellenwert rechts befindet. Das früher als das gegenwärtige Wort aufgetretene Wort erscheint daher rechts in dem Fließbild, und das später als das gegenwärtige Wort erscheinende Wort erscheint links im Fließbild.

Das gleiche Multiplikandenwort mit 11 Bits mit niederem Rang und einem Vorzeiehenbit in Binär-komplementär-Schreibweise ist in Figur 5 in einer Aufeinanderfolge von 7 Stellungen tabellarisch aufgeführt, welche in bezug gesetzt sind zu den Bitzeiten Tl bis TI3. In dem Serien-Datenformat, welches auf die hier ablaufenden arithmetischen Vorgänge anwendbar ist, ist das Bit mit dem geringsten Stellenwert zeitlich zuerst, und das letzte Bit ist ein Vorzeiehenbit. In der obersten Tabellenreihe des Multiplikanden treten die Bitzahlen 5 bis 1 und das Vorzeiehenbit des Multiplikanden in den Bitzeiten Tl bis T6 des gegenwärtigen Wortes auf. In der zweiten Tabellenreihe ist der Multiplikand um 1 Bit nach links oder später in der Zeit versetzt und die Betragsbits 6 bis 1 und das Vorzeiehenbit des Multiplikanden treten während der Zeitpunkte Tl bis T7 des gegenwärtigen Wortes auf. In jeder nachfolgenden Tabellenreihe ist der Multiplikand um 1 Bit nach links verschoben. In der siebten und letzten Tabellenreihe treten die Bits 11 bis 1 und das Vorzeiehenbit in den Bitzeiten Tl bis T12 des gegenwärtigen Wortes auf. Die aufeinanderfolgend verschobenen Tabellenreihen veranschaulichen den Durchgang eines Wortes des Multiplikanden durch aufeinanderfolgende Stufen des Schieberegisters, dessen Stufen aus den 1-Bit-Verzögerungen in jeder Multiplikationszelle gebildet sind, wie sie von jeder MuItiplikationszelle während einer vorgegebenen Aufeinanderfolge von Bitzeiten benutzt werden.

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2 b 4 9 Ü 3 2

Das Multiplikatorwort ist in einer Spalte Bit für Bit bezüglich der Zeit tabelliert, wobei die Bits in einer Zeile aufeinanderfolgend versetzte Tabellierungen des gegenwärtigen Multiplikandenwortes ergeben. Das Bit bl mit dem geringsten Stellenwert des Multiplikators ist oben in der Spalte und das Bit mit dem größten Stellenwert (b7) ist unten in der Spalte. Das Multiplikatorwort wird Bit-für-Bit eingetragen, wobei das geringstwertige Bit zuerst eingetragen wird während der Zeitpunkte T7 bis T13 des vorherigen Wortes, wie dies in dem Fließbild durch die mit einem Kreis umschlossenen Bits bl bis b7 bezeichnet ist. Die eingetragenen Bits werden in den Multiplikatorzellen verriegelt, während ein Teil oder das gesamte Multiplikandenwort von einer Stufe des Schieberegisters entnommen wird und durch den Teil der Zelle strömt, welcher das Teilprodukt bildet.

Das Endprodukt a*fbj wird, wie durch das Fließschema oder Sequenzschema angedeutet, dadurch gebildet, daß sukzessive ein Wort des Multiplikanden (a), der mit einem Wort oder weniger zu einem Zeitpunkt entnommen wird, durch ein Wort des Multiplikators multipliziert wird, von dem ein Bit zu einem Zeitpunkt genommen wird. Wenn ein Produkt mit doppelter Genauigkeit angestrebt wird, wird das volle Multiplikandenwort bei der Bildung jedes Teilproduktes verwendet. Wenn jedoch ein Produkt mit einfacher Genauigkeit angestrebt wird, welche konsistent ist mit der Genauigkeit des Multiplikanden und des Multiplikators, dann ist eine Verkürzung des Multiplikanden vor der Bildung des Produktes und anschließende Abrundung des Produktes erwünscht. Die Verkürzung gestattet, wie noch näher ausgeführt, eine sehr beträchtliche Einsparung an Zeit und gestattet die volle Serien-Datenverarbeitung der Eingangsund Ausgangsdatenströme.

Wenn ein Produkt mit einfacher Genauigkeit gebildet wird, dann wird der Multiplikand verkürzt, so daß alle Bits, die zum Endprodukt weniger als ein vorgegebener Wert beitragen, ausgeschieden werden. Bezüglich der Tabelle 1 erhöht sich der Wert der Bits im Multiplikanden beim Fortschreiten zwischen den Zeitpunkten Tl und T13. Weiterhin weru^a die oberen Multiplikandentabellierun-

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gen mit dem geringstwertigen Bit des Multiplikators multipliziert und tragen daher nur zu den geringstwertigen Bits des Endprodukts bei. Die unteren Multiplikanden-Tabellierungen werden mit den höherwertigen Bits des Multiplikators multipliziert und tragen daher zu niedrigeren und höherwertigen Bite des Endprodukts bei. Zusammengefaßt wurden die Tabellierungen des Multiplikanden sukzessive in einer solchen Weise in der Tabelle 1 versetzt, daß die einzelnen Bits des Multiplikanden zum Endprodukt Werte beitragen, die in direkter Beziehung zu ihrer Stellung entlang der Bit-Zeitkoordinate stehen.

Zur Erzielung einer gegebenen Genauigkeit im Endprodukt werden daher Bits in den Tabellierungen des Multiplikanden, welche vor einer willkürlich festgelegten Bitzeit auftreten (beispielsweise Tl), verkürzt und nehmen keinen Anteil bei der Bildung des einzelnen Teilproduktes. Das erste Teilprodukt PPI beinhaltet daher die Multiplikation der letzten (und höchstwertigen) 6 Bits des Multiplikanden a durch das geringstwertige Bit des Multiplikators. Insgesamt werden die 7 aufeinanderfolgenden Teilprodukte PPI bis PP7 in den Multiplikatorzellen 34 bi3 40 durch Multiplikation der folgenden Bits des Multiplikanden mit den aufgezählten Bits des Multiplikators gebildet:

Teil	Multiplikand	&	(a)	Bits	des	(LSB)
produkte	Bits	&		Multiplikators |b|
PPI	Vorzeichen	&	1-5	1
PP2	Vorzeichen	&	1-6	2
PP3	Vorzeichen	&	1-7	3
PP4	Vorzeichen	&	1-8	H
PP5	Vorzeichen	&	1-9	5	(msb)
PP6	Vorzeichen	1-10	6
PP7	Vorzeichen	1-11	7

Die Bildung des Endproduktes aus den Teilprodukten PPI bX3 PP? wird durch die Summierungsverzweigung der Figur 4 mit einem Abrundungswert von 6 ausgeführt, der bereits früher erwähnt wurde und eine Kompensation für den statistischen Mittelwert der Zah-

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len ergibt, die in dem Multiplikanden und in dem Produkt verkürzt oder auf O gebracht wurden.

Der Abrundungswert wird in dem letzten Summierungsteil (44) des ersten Rangs eingebracht. Wie noch nachstehend erläutert, steuert die Dauer der Wortmarkierung (dargestellt in Figur 8) oder der "Taktwellenform" das Abkürzungsdreieck des Multiplikanden und die Nullbildungen am Endprodukt. Wenn die Dauer der Wortmarkierung vergrößert wird, dann kann das Abkürzungsdreieck auf 0 verkleinert werden und die Nullbildung am Produkt wird beseitigt, so daß man ohne Verlust an Genauigkeit ein Produkt mit voller doppelter Genauigkeit erhält. Das Endprodukt a«|b| wird vom letzten Serien-Summierungsteil 47 mit 13 Bitzeiten pro Wort abgegeben, wobei die ersten drei Bits in den Zeiten Tl bis T3 genullt sind. Das endgültige Produkt einfacher Genauigkeit a«|b| ist in einem Format mit 10 Bit in Binär-komplementär-Schreibweise vorhanden und tritt mit 13 Bitzeiten pro Wort auf.

Zusammengefaßt zeigt das Sequenzdiagramm der Tabelle 1 den Eintrag des Multiplikators \b\ und des Multiplikanden (a) und die Bildung des endgültigen Produktes a*\b\ einfacher Genauigkeit. Die nachstehende Erläuterung beinhaltet die Manipulation des Multiplikators, des Multiplikanden, der zwei Verkürzungen, von denen eine bei der Abrundung benutzt wird, und die Erweiterung durch das binär-komplementäre Vorzeichen für Teilprodukte mit variabler Wortlänge. Die Einzelheiten der einzelnen Zellen, welche die Multiplikationslogik bilden, und die Taktgabe des Multiplikationsvorganges werden nun erläutert.

Ein vereinfachtes Blockschaltbild einer Multiplikationszelle ist in Figur 5 dargestellt. Die Vereinfachung von Figur 5 beinhaltet ein Auslassen einer ausführlichen Behandlung der Umkehrungen, wie •beispielsweise für die verzögerte Wortmarke auftreten, sowie der Verzögerungen, wie die Halbbit-Verzögerung, welche in dem Multiplikationsgatter auftritt und bei Zufügung zu einem anfänglichen Halbbit der Verzögerung eine Verzögerung von 1 Bit für das Wort am Multiplikanden-Gatter ergibt, oder der Taktgabe, die in zwei

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. ₂₂ _ 2b49ü32

Phasen 0^ und 2L auftritt. Diese Einzelheiten sind in dem logischen Schaltbild der Figur 6 aufgeführt und werden in der Beschreibung dieser Figur erläutert.

In Figur 5 enthält jede Multiplikationzelle ein Multiplikandengatter 6l, welches die Hauptrolle bei der Bildung eines der Teilprodukte (PPI bis PP7) übernimmt und ein ausgewähltes Bit von dem Multiplikator und eine variable Anzahl der höchstwertigen Bits des Multiplikanden verwendet (wie dies vorstehend beschrieben wurde). Jede Multiplikationszelle enthält eine erste Verzögerung 68 von einem Bit, die aus zwei Halbbit-Verzögerungen gebildet ist. Zwei Phasenumkehrungen sind in Figur 5 nicht gezeigt und gehören zu den Halbbit-Verzögerungen. Da die Verbindungen zum Eingang des Multiplikationsgatters nur in Intervallen von 1 Bit vorhanden sind, besitzen die Abgriffe an den Grenzen des Multiplikationseingangsgatters nur die nicht umgekehrte Wellenform. Wenn alle Multiplikatorzellen untereinander verbunden sind, bilden die ersten Einbit-Verzögerungen 68 kollektiv das früher erwähnte Multiplikanden-Schieberegister. Jede Multiplikationszelle enthält eine zweite Einbit-Verzögerung, die ebenfalls aus zwei Halbbit-Verzögerungen (58, 59) gebildet ist und zwei Umkehrungen (in Figur 5 nicht gezeigt). Wenn alle Multiplikationszellen untereinander verbunden sind, bilden diese zweiten Verzögerungen (58, 59) ein zweites Schieberegister, dem eine "Wortmarkierung" oder Taktwellenform zugeführt wird, um die Wortlänge des Multiplikanden einzustellen, die zeitliche Lage der Bitwahl des Multiplikators zu bestimm_en und den anschließenden SummierungsVorgang zeitlich festzulegen. Ein letztes Element in der Multiplikationszelle ist die Einrichtung zur Regeneration des Vorzeichenbits, welche benötigt wird zur Beibehaltung der Binärkomplementär-Schreibweise mit einem Teilprodukt, wie es durch einen verschobenen Multiplikanden dargestellt wird.

Das Teilprodukt (PPI bis PP7) ohne den Vorzeichen-Regenerationsteil wird in dem Block 6l gebildet, welcher als "Multiplikanden- ^; gatter" bezeichnet ist, für eine gegebene Multiplikationszelle (39 bis kO). Da3 Multiplikandengatter 6l besitzt drei Eingänge

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, ₂₃ - 2b4S032

und einen einzigen Ausgang und liefert eine Ausgangsgröße "1", wenn alle drei Eingänge "1" sind. Es ist hier zu beachten, daß die Bezeichnung "1" oder "0" synonym mit der Bezeichnung "wahr" oder "falsch" oder mit dem "Vorhandensein" oder der "Abwesenheit" eines Signals verwendet wird. Ebenso sind Umkehrungen, welche in der tatsächlichen Ausführung auftreten können, hier zeitweilig unberücksichtigt geblieben. Der Multiplikanden-Bitstrora (a) von der Leitung 32 der Figur H wird nach einer Verzögerung, welche teilweise dem Multiplikanden-Schieberegister zuzuschreiben ist, einem ersten Eingang des Multiplikandengatters 6l zugeführt. Ein ausgewähltes Bit (b.) des Multiplikators "b" wird von der Sammelleitung 31 entnommen, durch eine Multiplikator-Bitverriegelung gespeichert und einem zweiten Eingang von 61 zugeführt. Ein Taktsteuersignal wird von dem Taktgatter 57 durch den Inverter 65 dem dritten Eingang dee Multiplikandengatters 61 zugeführt. Der Multiplikand in einem gegebenen Multiplikandengatter 61 wird um ein Bit weniger verzögert als der Stellung der Multiplikationszelle in der Sequenz nach Figur H entspricht. In der ersten Multiplikationszelle der Sequenz nach Figur ¹I wird der Multiplikand (a*) vom Eingang 32 direkt mit dem ersten Eingang des Multiplikandengatters 61 und mit dem Eingang der ereten Einbit-Verzögerung (entsprechend 68) verbunden. In den nachfolgenden Multiplikation zellen ist die Einbit-Verzögerung (entsprechend 68) mit der Einbit-Verzögerung (entsprechend 68) in der vorhergehenden Zelle verbunden. Die Einbit-Verzögerungen (entsprechend 68) sind somit in Reihe mit der Multiplikandenleitung 32 verbunden und bilden zusammengenommen das Multiplikanden-Schieberegister. Da das Multiplikandengatter 61 einer gegebenen Multiplikatorzelle mit der Eingangsseite der Einbit-Verzögerung 68 dieser Zelle verbunden ist, benötigt die letzte Multiplikationszelle (HO in Figur H) keine Verzögerung für den Multiplikanden, Die aufeinanderfolgenden Verzögerungen des Multiplikanden an dem Multiplikandengatter beträgt 0 Bits in der ersten Multiplikationszelle 3H (Eingang a^, 1 Bit in der zweiten 35 (Eingang a₂), 2 Bit in der dritten 36 (Eingang a,), 3 Bit in der vierten 37 (Eingang a^), H Bit in der -fünften 38 (Eingang a,-), 5 Bit in der sechsten 39 (Eingang ag) und 6 Bit in der siebten und letzten Zelle HO (Eingang a₇).

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Die aufgezählten Verzögerungen des Multiplikanden-Bitstroms führen die aufeinanderfolgenden Verschiebungen des Multiplikanden in den Tabellenzeilen der Tabelle 1 herbei. Daher strömen die Serien-Multiplikandendaten durch jede Multiplikationszelle 34 bis 40 zur Multiplikation des Multiplikanden (oder eines Teils desselben) mit dem in diese Zelle eingetragenen Multiplikatorbit. Die Verzögerungen bewirken, daß bei jeder aufeinanderfolgenden Tabellierung ein Multiplikandenbit mit einem geringeren Stellenwert innerhalb der Zeitgrenzen des "gegenwärtigen" Ausgangswortes zugefügt wird. Dies gestattet eine Verkürzung des Multiplikanden in der Bildung der Teilprodukte durch Gatterung des Eintrags der Multiplikanden in allen Multiplikationszellen zu ausgewählten Bitzeiten (in bezug auf den Produktdatenstrom).

Das Multiplikatorbit, das zur Bildung des Teilproduktes in einer gegebenen Multiplikationszelle ausgewählt wird, entspricht der Sequenzstellung der Zelle in Figur 4. Mit anderen Worten: die Multiplikatorbits 1 bis 7 werden in den Multiplikationszellen 34 bis 40 ausgewählt. Die Multiplikatorbitwahl in einer gegebenen Multiplikationszelle beinhaltet die Multiplikator-Bitverriegelung 62, das Multiplikatorstroboskopteil 66, die beiden Halbbit-Verzögerungen 58 und 59 (zwei in Figur 5 nicht gezeigte Umkehrungen), welche in dem Leitungsweg des "Wortmarkierungseingangs¹¹ 49 gekoppelt sind. Am Eingang 49 ist die Wortmarke (wl), welche bestimmend ist für die Bitwahl und bei der nominellen Bitzeit T6 (Figur 8) beginnt, eine Null für die Dauer von 7 Bits (T6 bis T13) und ist eine "1" während der Dauer von 6 Bite (T13 bis T6), wobei 3ich die Sequenz mit 13 Bitzeiten pro Wortperiode wiederholt. Da die Wortmarkenverzögerungen (58, 59) von Zelle zu Zelle in Reihe verbunden sind, erreicht die Wortmarke jede nachfolgende Multiplikationazelle ein Bit später. Zusammengenommen bilden die Verzögerungen ein Wortmarken-Schieberegister. Die in jeder Zelle zu dem Wortmarken-Register vorgenommene Stroboskopverbindung erfolgt daher ein Bit später als in der vorhergehenden Zelle, Wie noch nachstehend erläutert, gestattet die Verbindung im Innern der Zelle zu dem Wortmarken-Register den Eintrag eines Multiplikatorbits während der Zeiten T7 bis T13 des vorhergehenden Wortes.

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2 b 4 υ U 3 2

Die Multiplikator-Bitverriegelung 62, welche zunächst behandelt wird, wählt ein Bit von dem Multiplikator-Bitstrom, speichert es während der Dauer eines Wortes (13 Bitzeiten) und koppelt es auf den zweiten oder Multiplikatoreingaag des Multiplikandengatters 61. Der Dateneingang zur Multiplikator-Bitverriegelung 62 ist an die Multiplikator-Sammelleitung 31 gekoppelt, die den Multiplikator-Bitstrom führt. Der Steuereingang der Verriegelung 62 ist mit dem Ausgang des Multiplikator-Bitstroboskopteils 66 für die Auswahl eines bestimmten Bits aus dem Bitstrom gekoppelt. Das ausgewählte Bit von dem Multiplikator-Bitstrom erscheint dann am Ausgang der Multiplikator-Bitverriegelung und wird auf das Multiplikandengatter 61 gekoppelt. Die Multiplikator-Bitverriegelung erzeugt und verriegelt eine "1" oder eine "0" an dem Ausgang entsprechend dem Zustand auf der Multiplikator-Sammelleitung 31 beim Auftreten des Stroboskopimpulses von dem Teil 66. Die Verriegelung hält den Zustand "1" oder "0" so lange, bis der nächste Stroboskopimpuls ein Wort später erscheint. Beim darauffolgenden Impuls wird der verriegelte Wert weitergeführt oder ersetzt.

Das Multiplikator-Bitstroboskop 66 erzeugt einen Stroboskopimpuls zum Zeitpunkt CTl + 6) (d. h. T7 in der Multiplikationszelle 3¹O bei Vorhandensein der Wortmarkierung an ihrem inneren Anschluß zu dem Wortmarkenregister. Wie in Figur 5 gezeigt, besitzt das Multiplikator-Bitstroboskop 66 zwei Eingänge, die jeweils zu dem Eingang bzw. dem Ausgang der Halbbit-Verzögerung 59 gekoppelt sind. Durch diese Verbindungen erfaßt ee den Durchgang der Wortmarke und erzeugt ein Ausgangseignal zur Verriegelung 62 bei einer nominellen Verzögerung von 1 Bit nach dem Vorbeilauf der Kante der Wortmarke an der Zellengrenze. Wie zuvor festgestellt, ist das Blockschaltbild nach Figur 6 vereinfacht, da es die Inversion und die Phasenverschiebungen 0.. und 0p nicht behandelt, welche zusammen dem Stroboskop gestatten, die Kante der Wortmarke in der Mitte des Wortes zu erfassen (d. h. Bitzeit T6 am Eingang zur ersten Zelle). So wird in der ersten Multiplikatorzelle 3¹J von dem Stroboskop 66 zur nominellen Bitzeit T7 ein Impuls erzeugt. Es sei angenommen, daß der Multiplikator-Bitstrom ebenfalls eine Dauer von 7 Bits besitzt und richtig synchronisiert

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ist mit der Wortmarke, so daß das erste Bit in der ersten Multiplikatorzelle zur nominellen Bitzeit T7 verriegelt wird, wie dies in Tabelle 1 gezeigt ist. Anschließend wird das zweite Multiplikatorbit in der zweiten Multiplikatorzelle 35 zur Bitzeit T8 verriegelt, das dritte Multiplikatorbit in der dritten Zelle 36 zum Zeitpunkt T9 und so fort, bis alle 7 Multiplikatorbits zur Bitzeit TI3 des früheren Wortes gespeichert sind.

Die zeitliche Steuerung des Multiplikationsvorganges in der Bildung jedes Teilproduktes wird durch das Zeitgatter oder Taktgatter bewirkt (57 in Figur 5, 95 in Figur 6). Das Zeitgatter 57 besitzt einen Eingang, der mit der Wortmarken-Sammelleitung 48 gekoppelt ist, und der andere Eingang ist mit dem Wortmarkenregister gekoppelt. Der erste Eingang liefert die Wortmarke zum gleichen Zeitpunkt für alle Zellen, während der zweite Eingangsanschluß eine Wortmarke mit aufeinanderfolgenden Verzögerungen von 1 Bit in der Sequenz von den Zellen 34 bis 40 liefert. Das Zeitgatter spricht auf das Zeitintervall an, welches durch die unverzögerte und die verzögerte Wortmarke gegeben iet, und liefert ein Freigabeausgangssignal während dieses Intervalls, das zum dritten Eingang des Multiplikandengatters 6l gekoppelt ist.

Es werden nachstehend die obigen Anschlußverbindungen mit weiteren Einzelheiten behandelt. Die Sammelleitung 48, zu der ein Eingang des Gatters 57 verbunden ist, liefert die umgekehrte oder invertierte Wortmarke wT. Die überstreichung deutet dabei die Umkehrung der Wortmarke an und der Index bezeichnet die η - 1 Bits der Verzögerung. Die hier angeführten Wellenformen sind in Figur 8 dargestellt. Der andere Eingang zum Gatter 57 ist mit dem Ausgang der 1/2-Bit-Verzögerung (58) verbunden. Wenn man noch eine nicht dargestellte Inversion und eine 1/2-Bit-Verzögerung an dem Gattereingang berücksichtigt, dann kann die zweite Eingangswellenform am Eingang zum Gatter 57 ebenfalls mit w^ bezeichnet werden. Am Ausgang des Gatters 57 wird die logische Operation "UND" an den beiden EingangsSignalen ausgeführt und wird durch den Inverter 65 umgekehrt. Daher sind an der ersten Zelle 34 die beiden einer NICHT-UND-Operation (NAND) unterzogenen

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_ ₂₇ _ 2bA9Ü32

Wellenformen antikoinzident und erzeugen einen Ausgang "1" während der Periode von Tl bis T6. Die Arbeitsweise des Gatters und des Inverters 65 in dieser und den darauffolgenden Zellen kann wie folgt tabellarisch dargestellt werden.

Ausgang vom Gatter 57 und Inverter 65

= ^Tl-6
■ ^Tl-7

Zelle 31»	W · liT
35	w2 w^
36	ν5;
37
38
39

^Tl-8

^Ti-9 ^Xl-10

HO w^.w^ = T₁^₁₂

Da das Ausgangssignal des Multiplikandengatters von der Ausführung der UND-Operation an den drei Eingangsgrößen abhängt, erzeugt das Multiplikandengatter in jeder Multiplikatorzelle ein Ausgangssignal nur während der vorstehend angedeuteten Taktintervalle. Wie in Tabelle 1 dargestellt, sind diese Intervalle zwischen den vertikalen gestrichelten Linien 52 (rechts) und der diagonalen gestrichelten Linie 53 (links) begrenzt. Daher wird jeder Teil des Multiplikanden, der vor dem ersten Bit des gegenwärtigen Wortes eingetragen wurde, verkürzt und nicht zur Bildung de3 Teilproduktes verwendet. Das Vorzeichenbit muß während des restlichen Teils des gegenwärtigen Wortes weiter bestehen, wenn das Teilprodukt vollständig in binärer Schreibweise am Ausgang jeder Multiplikatorzelle angegeben werden soll und Teilprodukte mit variabler Wortlänge richtig summiert werden sollen. Wie in Tabelle 1 dargestellt, erfolgt die Verlängerung oder Erweiterung für das Vorzeichenbit links von der diagonalen gestrichelten Linie 53 bis zum Ende des gegenwärtigen Wortes. Die Vorzeichen-Bit-Verlängerung wird erhalten durch das nicht mit Umkehrung aus-

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gestattete Gatter 57 > den Vorzeichen-Regenerationsblock 67 und den Rückkopplungsweg oder Regenerationsweg durch das ODER-Gatter 63 zurück zu einem zweiten Eingang des Blocks 67» welcher noch die Einbit-Verzögerung 6*1 enthält.

Das Vorzeichenbit wird durch die Schleife, bestehend aus den Teilen 67, 63 und Sk, zu den folgenden Bitzeiten in den entsprechenden Multiplikatorzellen regeneriert:

Eingangsgrößen zum Gatter 70

Zelle	34	w^wj" =	T 7-13
Zelle	35	wj.w^ =	T8-13
Zelle	36	2 4	T9-13
Zelle	37	*2·*5. =	T10-13
Zelle	38	^'"6 =	Tll-13
Zelle	39	wT'wT =	φ 112-13
Zelle	HO	W2-W7. =	13-13

Das Ausgangssignal des Multiplikandengatters 61 und das Ausgangssignal des Vorzeichen-Regenerationsgatters 67 werden den getrennten Eingängen des ODER-Gatters 63 zugeführt, um ein vollständiges Teilprodukt zu erhalten. Das Teilprodukt für jede Multiplikatorzelle kann in der folgenden Boole'sehen Gleichung wiedergegeben

ie r werden, wobei der Ausdruck "sgn rgn" als "regenp-ertes Vorzeichen" zu lesen ist:-

PPI ^b₁' bj'.T^g + sgn rgn « T₇ _ ₁₃

PP2=a₂- b₂ r T_1-7 +sgn rgn ♦ T₈^ ₁₃

PP3=a₃* b₃ . T₁I₈ + sgn rgn. T_9-13

PP4= a₄ - b₄ · T₁ _ ₉ + sgn rgn · T_{10- 13}

PP5=.a₅. b₅ - T_1-10-+ sgnrgn* T_n-13

PP6=a₆- b₆ - T_1-11 + sgn rgn · T_12-13

PP7=a₇. b₇ ♦ T_1-12 + sgn rgn - T_13-13

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Darin sind a. bis a~ die Multiplikanden, die aufeinanderfolgend an den Eingängen der Gatter 34 bis 40 auftreten; b₁ bis b„ sind die in den Gattern 34 bis 40 gespeicherten Bits und die Zeitpunkte ΐ sind die Bitzeiten, die auf das Ausgangswort bezogen sind (siehe Tabelle 1).

Die Multiplikationszelle, welche in dem Blockschaltbild der Fig.5 abgebildet ist, ist mit weiteren Einzelheiten in dem logischen Schaltbild der Figur 6 abgebildet. Die logische Anordnung nach Figur 6 verwendet eine MOSFET-Technologie, bei der NAND-Gatter erwünscht sind, da sie ein Mindestmaß an Substratfläche verwenden. Die Ausführung der Schaltungen der einzelnen Gatter wurde nicht dargestellt, da sie an sich bekannt ist. Die Blöcke in Figur 5 besitzen logische Gegenstücke in Figur 6.

Das Multiplikandengatter 6l der Figur 5 entspricht dem NAND-Gatter 71 der Figur 6. Das Zeitgatter 57 und der Inverter 65 nach Figur 5 entsprechen dem NAND-Gatter 95 der Figur 6 und seiner Zwischenverbindung mit den NAND-Gattern 70 und 71. Diese ergeben die Ausführung der logischen UND-rOperation und die vorstehend beschriebene Symbolumkehr.

Die Multiplikator-Bit-Verriegelung 62 entspricht dem Übertragungsgatter 73, dem Inverter 74, den ODER-Gattern 75, 76, den NAND-Gattern 77, 78 und dem übertragungsgatter 79· Der Bitstrom wird durch das Übertragungsgatter 73 zu dem Eingang des ODER-Gatters 75 und nach der Umkehrung in 7^ zu einem Eingang des anderen ODER-Gatters 76 zugeführt. Der Stroboskopeingang wird vom Ausgang des NAND-Gatter3 81 (dieses ist das Gegenstück des Multiplikator-Bitstroboskops 66 nach Figur 5) den anderen Eingängen der ODER-Gatter 75 und 76 zugeführt. Der Stroboskopeingang von 8l ist ein kurzer Impuls mit einer Dauer von etwa 1 Bit, Die Ausgänge der ODER-Gatter 75 und 76 werden dann den jeweiligen ersten Eingängen der NAND-Gatter 77, 78 zugeführt. Um eine Verriegelung zu erzielen, werden die Ausgänge der NAND-Gatter 77 und 78 kreuzweise zu ihren anderen Eingängen zurückgekoppelt. Der Ausgang der Multiplikator-Bit verriegelung wird vom Ausgang des NAND-Gatters 78

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entnommen und durch das übertragungsgatter 79 dem "zweiten" Eingang des NAND-Gatters 71 zugeführt.

Das ODER-Gatter 63 der Figur 5 entspricht dem NAND-Gatter 72 der Figur 6. Bei dem NAND-Gatter 72 ist ein Eingang mit dem Ausgang des NAND-Gatters "Jl und der andere Eingang mit dem Ausgang des NAND-Gatters 70 gekoppelt. Der Vorzeichen-Regenerationsblock 67 der Figur 5 entspricht dem NAND-Gatter 70. Die 1-Bit-Verzögerung 64 der Figur 5 wird erhalten durch die Übertragungsgatter 82, 84 und die Inverter 83, 85. Der Ausgang des NAND-Gatters 72 ist zurückgekoppelt auf den Eingang des NAND-Gatters 70, fortschreitend durch die Verzögerungselemente 82, 83, 84, 85 zur Vorzeichen-Regeneration. Der Teilproduktausgang der Zelle wird von dem Ausgang des NAND-Gatters 72 entnommen.

Die 1-Bit-Multiplikandenverzögerung 68 der Figur 5 entspricht dem übertragungsgatter 86, dem Inverter 87, dem Überführungsgatter 88 und dem Inverter 89. Die 1/2-Bit-Wortmarkenverzögerung 58 entspricht dem übertragungsgatter 90 und dem Inverter Sl. Die 1/2-Bit-Wortmarkenverzögerung 59 entspricht dem übertragungsgatter 92 und dem Inverter 93.

Der Rückstell-Impulsgenerator 69 nach Figur 5 wird verwendet zur Rückstellung der intern gespeicherten Überträge in den Summierungsteilen. Er entspricht dem NAND-Gatter 96 der Figur 6.

Wie schon früher im Zusammenhang mit Figur 4 beschrieben, sind die Summierer 41 bis 47 in drei Rängen angeordnet und konsolidieren die sieben Bitströme von den Multiplikationseingangsgattern bis 40 in einen einzigen Bitstrom, welcher die Summe der einzelnen Bitströme darstellt. Die Zusammenfassung erfordert eine Zeitverzögerung von 1 Bit pro Rang. Die Summierungsteile arbeiten synchron mit den Multiplikationsgattern und ein intern gespeicherter übertrag wird zurückgestellt, während das geringstwertige Bit jedes Wortes durchläuft. Im ersten Rang von Summierungsteilen 41 bis 44 werden die intern gespeicherten Überträge zurückgestellt durch ein Signal zum nominellen Bit-Zeitpunkt Tl, das von dem NAND-

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Gatter verfügbar ist, welches dem Teil 96 der zweiten Multiplikationszelle 35 entspricht. Der zweite Rang von Summierungsteilen M5 und k6 wird zurückgestellt durch ein Signal zum nominellen Bitzeitpunkt T2, das von dem NAND-Gatter entsprechend dem Gatter 96 der dritten Multiplikatorzelle 36 verfügbar iet. Das letzte Summierung3teil ¹17 wird durch ein Signal zum nominellen Bitzeitpunkt T3 zurückgestellt, das vom NAND-Gatter entsprechend 96 von der vierten Multiplikatorzelle 37 verfügbar .ist. Alle Summierungsteile sind gleich, mit Ausnahme des letzten Summierungsteils 47, in dem ein ausgangsseitiges NOR-Gatter für einen Inverter eingefügt ist, um die letzten drei Ziffern des Produktes zu Null zu machen. Daher bilden die Summierungsteile einen zweiten Zellentyp, welcher im Aufbau eines Multiplikators wiederholt verwendet wird. Ein logisches Schaltbild des Summierungsteils ist in Figur gezeigt und wird jetzt beschrieben.

Die Summierungs zelle .nach Figur 7 besitzt einen konventionellen Aufbau und kann als aus drei Hauptblöcken gebildet betrachtet werden, welche in gestrichelter Umrandung dargestellt sind, und enthält noch mehrere HiIfsVerzögerungen. Die Symbole A, B, C in Figur 7 beziehen sich auf die Addition, d.h. sie bedeuten "Addend", "Augend" (1. Summand) und "übertrag". Sie sind nicht zu verwechseln mit den auf die Multiplikation be—züglichen Symbolen a, b, c, die in anderen Abbildungen verwendet werden. Die Hauptblöcke sind in erstes exklusives NICHT-ODER (NOR), welches die Elemente 100, 101 und 102 umfaßt, und ein zweites exklusives NICHT-ODER (NOR), das die Elemente 103, IOH und 105 umfaßt, und eine "Übertragslogik und Verzögerung", welche die Elemente 108, 109, 110, 111 und 112 umfaßt. Der Logikblock für die übertragung und Verzögerung erzeugt eine Zeitverzögerung von einem Bit über das Transmissions gatter 110, das NAND-Gatter 111 und das Transmissionsgatter 112. 1/2-Bit-Verzögerungen werden am Eingang zum ersten exklusiven NICHT-ODER-Gatter (NOR) durch die Transmissionsgatter 98, 99 erzeugt, welche zusammenwirken mit den Gattern 100 und 102. Ein halbes Bit Ausgangsverzögerung wird durch das Transmissions gatter 106 erzeugt, das mit einem Inverter I07 zusammenarbeitet.

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Die Summierungszelle arbeitet in der folgenden Weise, Die Bitströme A und B werden über 1/2-Bit-Verzögerungen dem ersten exklusiven NICHT-ODER-Gatter zugeführt. Das exklusive NICHT-ODER-Gatter besteht aus zwei NAND-Gattern 100, 101 und einem ODER-Gatter 102. Die Eingänge von 100, 102 sind parallel zu den A- und B-Bitströmen geschaltet. Die Ausgänge das NAND-Gatters 100 und des ODER-Gatters 102 sind zu den beiden Eingängen des NAND-Gatters 101 gekoppelt. Der Ausgang A © B des ersten exklusiven NICHT-ODER-Gatters erscheint am Ausgang des NAND-Gatters 101. Ein anderer Ausgang (A · B) wird vom Ausgang des NAND-Gatters erhalten und einem Eingang des Blocks für die Übertragungslogik und Verzögerung zugeführt.

Das zweite exklusive NICHT-ODER (NOR) des Summierungsteils besteht aus dem NAND-Gatter 103, dem ODER-Gatter 105 und dem NAND-Gatter 104. Die Eingänge von 103 und 105 sind parallel und jeweils mit dem Ausgang A © B des ersten exklusiven NICHT-ODER-Gatters und dem Übertragungseingang (C-^₁) des Blocks für die übertragungs logik und Verzö-gerung verbunden. Die Ausgänge des NAND-Gatters 103 und des ODER-Gatters 105 werden jeweils dem entsprechenden der beiden Eingänge de3 NAND-Gatters 104 zugeführt. Der Ausgang (A © B) Φ C^_-1 des zweiten exklusiven NICHT-ODER-Gatters erscheint an dem Ausgang des NAND-Gatters 104 und wird zum Übertragungsgatter 106 und Inverter 107 gekoppelt, welcher die zweite Verzögerung von 1/2 Bit für den Bitstrom ergibt. Der summierte Ausgang A Θ B Φ C erscheint am Ausgang des Inverters 107. ·

Die übertragungslogik und Verzögerung besteht aus dem ODER-Gatter 108, (Jen NAND-Gattern 109, Hl und den Übertragungsgattern 110, 112. Das Gatter 108 besitzt einen Eingang, welcher an den Ausgang (A 9 B) des ersten exklusiven NICHT-ODER-Gatters gekoppelt ist, und sein Ausgang ist mit einem Eingang des NAND-Gatters 109 gekoppelt. Der andere Eingang des NAND-Gatters 109 ist mit dem Ausgang A ' B des NAND-Gatters 100 gekoppelt, Der Ausgang des NAND-Gatters 109 ist über das Transmissione-Gatter HO mit

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dem NAND-Gatter 111 gekoppelt, dessen anderer Eingangsanschluß
die Rückstellfunktion liefert. Der Ausgang des NAND-Gatters 111
enthält den übertrag (Cj₁)» welcher in dem Transmissions-Gatter 112 um 1/2 Bit verzögert wird und in einem Riickkopp lungs weg zurück zum anderen Eingang des ODER-Gatters 108 gekoppelt wird.

Die logische Funktion des Summierungsteils kann in der folgenden Tabelle dargestellt werden:

Ci-1	B	A	Σ	ci	Cl
1	0	0	0	0	1
1	0	1	1	0	1
1	1	0	1	0	1
1	1	1	0	1	0
0	0	0	1	0	1
0	0	1	0	1	0
0	1	0	0	1	0
0	1	1	1	1	0

wobei C₁ = A B + (A © B) C_i ^ _t;

+ bezeichnet die "ODER"-Punktion j
© bezeichnet das exklusive ODERj

i bezeichnet die exklusive NOR (NICHT-ODER) (WEDER-NOCH) Punktion

Der Abrundungswert und die Nullbildung nach Tabelle 1 ist verständlich aus der Figur 4 und der Figur 7A. Der Abrundungswert 6 wird erreicht durch Verwendung des ODER-Gattez«s 49, welches mit
den Ausgängen T2 bzw. T3 der Multiplikatorzellen 36 bzw. 37 gekoppelt ist. Diese sind zetlich so gesteuert, daß sie eine "110" erzeugen, wenn der Bitstrom durch den ersten Rang von Summierungsteilen 41, 42, 43 und 44 läuft. Die Addition wird am Eingang des

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Serien-Summierungsteils 44 vorgenommen. Die Nullbildung der letzten drei Bits des Produktwortes wird erreicht mit Hilfe des ODER-Gatters 50, deesen Eingänge mit den Ausgängen T3, T4, T5 der Multiplikatorzellen 37, 38 und 39 gekoppelt sind. Wie zuvor erläutert, entsprechen diese den Ausgängen von den Gegenstücken zum NAND-Gatter 96 nach Figur 6. Der Ausgang des ODER-Gatters 50 wird durch eine 1-Bit-Verzögerung 51 zu einem Gatter gekoppelt, welches in dem letzten Serien-Summierungsteil 47 vorhanden ist. Das Gatter zum Serien-Summierunggteil 47 ist in Figur 7A dargestellt, wo das NICHT-ODER-Gatter 113 für den Inverter IO7 eingefügt ist. Die Abrundungszahl wird auf diese Weise zu demjenigen Zeitpunkt eingeführt, an dem die ersten drei geringwertigsten Bits durch die Serien-Summierungsteile des ersten Rangs laufen^und der Verkürzungsachritt des AbrundungsVorgangs wird durch Nullen der drei niedrigsten Bite erreicht, welche aus dem Serien-Summierungsteil 47 austreten.

Die hier beschriebene Multiplikationslogik mit Vorzeichenberücksichtigung ist aufgebaut zur Erreichtung einer Mindestzahl von Kommunikationswegen an den Grenzen der Logik und der Zellen. Die Datenströme zu und von der Logik und zwischen den Zellen erfordern nur einzelne Verbindungen, da die Daten in Serienform vorliegen. "Bezüglich der logischen Grenzen sind sie vorgesehen für den Eintrag des Seriendatenstroms in den Multiplikator, den Eintritt des Serienstroms für den Multiplikanden und für den Austritt des Seriendatenstroms des Endproduktes. An den Zellengrenzen 3ind sie vorgesehen für den Eintritt des Multiplikatorstroms, den Eintritt und Austritt der Multiplikanden-Datenströme und für den Austritt des Serien-Datenstrom3 des Teilproduktes. Die Anforderungen für die Summierungszellen sind ähnlich, da die Daten-Ströme in Serienform vorliegen (zwei einkommende und ein ausgehender Strom).

Die Kommunikationswege, welche den Taktfunktionen zugeordnet sind, gind etwas ausgedehnter; sie wurden jedoch durch die Verwendung einer Taktwellenform oder einer Wortmarkierung auf ein Minimum gebracht. Die Takterfordernisse enthalten die Vorgabe von zwei

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Phasen^äxten in die Logik, welche in und aus den einzelnen Zellen zujfuhren sind. An der Grenze zu der Logik wird eine um 1 Bit verzögerte und umgekehrte Taktwellenform (w_?) durch die Sammelleitung ί*8 zugeführt, während die nicht umgekehrte Taktwellenform (w.) in der ersten Stufe des Taktwellenform-Registers eingebracht wird. An den Zellengrenzen wird ein einziger Anschluß benötigt für die umgekehrte Wellenform^und zwei Anschlüsse werden für den Eintrag und die Ausgabe der nicht umgekehrten Taktwellenform benötigt. Im Innern der Zelle wird ein Taktsignal erzeugt, dessen Beendigung durch die Taktwellenform am Schieberegister gesteuert wird, und dessen Auslösung durch die umgekehrte Taktwellenform auf der Sammelleitung gesteuert wird. (Der Ausdruck Taktsignal wird verwendet zur Bezeichnung des Ausgangs des NAND-Gatters 95 (Figur 6), welches auf beide Taktwellenformen und auch noch auf die äquivalente Kombination von Signalen am Eingang zum NAND-Gatter 95 anspricht und welches effektiv die Wortzeit, vermindert um den Ausgang des NAND-Gatters 95, i3tj Die beiden Taktwellenform- Verb indungen zu der Zelle ergeben die benötigte Steuerung für die innere Einstellung der Wortlänge des Multiplikanden und für die Taktinformation, welche im Innern der Zelle benötigt wird, um eine Stroboskopwirkung auf das Multiplikatorbit auszuüben, das zur Bildung des Teilproduktes benötigt wird, welches dieser Zelle zugeordnet ist, Das Taktwellönform-Register liefert auch noch die Taktsignale, die zur Rückstellung der Summierungateile, zur Nullstellung des letzten Summierungsteils und zur Einführung des Abrundungswertes benötigt werden. Diese letzte Fähigkeit erfordert nur einen einzigen Verbindungsweg von jeder der einzelnen MultiplikationszeIlen zu den anschließenden Summierungszellen.

Die vorstehende Verminderung der Verbindungen zwischen den Zellen kann erläutert werden im Falle der Multiplikationszellen als Ergebnis einer sehr wirksamen Zusammendrängung der Funktionen in den Zellen. Die für die Multiplikationszelle erforderliche UND-Operation ist die zentrale Funktion der MuItiplikationszelle und bildet das Teilprodukt. Darum herum gruppiert sind die Multiplikat—or-Bit verriegelung, welche ein Multiplikatorbit zu einem

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Zeitpunkt speichert und die Notwendigkeit für parallele Eingangsverbindungen vermeidet, und die Stufen der beiden Schieberegister. Ein Register wird benötigt, um den Multiplikanden in richtiger Weise gemäß der Bedeutung des ausgewählten Multiplikatorbits zu verzögern^ und das andere Register wird benötigt für die Taktwellenform und liefert die Stroboskop-Punktion, welche im Innern der Zelle zur Wahl des Multiplikatorbits und zur Multiplikandenverkürzung gemäß der vorstehenden Beschreibung benötigt wird.

Die Vorteile eines Mindestmaßes an Kommunikationswegen an der Grenze der Logik und einem Min des tausmaß an Verbindungswegen zwischen den Zellen sind von besonderer Bedeutung in der planaren Ausführung der integrierten Schaltungsherstellung. Bei einer solchen Herstellung sind Verbindungsbahnen mit Metallisierung besonders kostspielig, da sie große Flächen des Halbleiterplättchens beanspruchen und noch Unterführungen über Polysilizium-Wege benötigen.

Die Wahl einer Serien-Taktgabe und die Wahl von Seriendatenströmen, welche äußerst flexibel bezüglich der Kapzität sind, und die vorstehend erwähnte Reduzierung der Kommunikationswege auf ein Minimum unterstützt die Befriedigung des Grundkriteriums, um die einzelnen Zellen in anderen Anwendungen brauchbar zu machen. Die Konstruktion der Zellen ist weiter anwendbar und erneut benutzbar, wenn eine neue Ausrüstung erzeugt wird, welche eine größere oder geringere Kapazität benötigt. Daher werden die Kosten für eine Neukonstruktion der Ausrüstung stark vermindert.

Zusammengefaßt erfordert das hier beschriebene Multiplikationseingangsgatter nur zwei Sammelleitungsverbindungen und zwei Reihenverbindungen als Eingänge und ergibt Taktdaten und Teilprodukte als Ausgänge plus Serien-Verbindungen zur benachbarten Zelle. Weiterhin wird die Wellenform für die Wortmarke besonders so gewählt, daß ein Teil die Multiplikatorwortlänge wiederspiegelt, welche durch die Anzahl von Multiplikationseingangsgattern festgelegt ist, die tatsächlich in einer bestimmten Konstruktion

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- 37 - 2 b 4 9 Ü 3 2

enthalten sind, und die Gesamtlänge der Wortmarken-Wellenform die Multiplikanden-Wortlänge bestimmt, welche für eine gegebene Ausführung variabel ist. Diese Möglichkeit der elektrischen Änderung des Multiplikanden mit Hilfe der Wortmarke ergibt eine Flexibilität der Konstruktion für Daten-· und Signalverarbeitungsprobleme, bei denen sich die Datengenauigkeit von Anwendung zu Anwendung ändert. Es ist zu beachten, daß die Multiplikanden-Wortlänge nur nach oben variabel ist, bezogen auf eine Mindestwortlänge, unterhalb der sich die innere Taktgabe eines Multiplikatoreingangsgatters in unerwünschter Weise zu überlappen beginnt ♦

Für den Fall, in dem Produkte mit doppelter Genauigkeit erwünscht sind und die Verwendung von zusätzlicher Zeit zur Erzeugung eines solchen Produktes annehmbar ist, kann die Multiplikationslogik mit Vorzeichenberücksichtigung diese Fähigkeit in der folgenden Weise ergeben. Wenn b-Bits in dem Multiplikator vorhanden sind,. werden b-l-Bits von dem Multiplikanden in der oberen Reihe der Tabelle 1 verkürzt. Es sind 3 Bits in dem Abrundungswert vorhanden. Daher sollte man an dem unteren Rangteil des Multiplikanden b-l+3-Nullen anfügen und die Wortmarke für eine Periode einstellen, die um b-l+3-Bitzeiten länger ist als in dem Fall mit einfacher Genauigkeit. Das Ergebnis ist ein Produkt mit voller doppelter Genauigkeit.

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Claims (16)

1. Pat e nt an spr ü c he

   (Jw Multiplikationslogik zur Multiplikation von zwei Serien-Binärziffern mit Vorzeichen zur Erzielung eines Serien-Binärproduktes, wobei der Multiplikand Betrag- und Vorzeicheninformation in Binärkomplementär-Schreibweise enthält und der Multiplikator Betraginformation enthält und das Produkt Betraginformation und Vorzeicheninformation in Binärkomplementär-Sehreibweise enthält, wobei die Bitströme für den Multiplikator, den Multiplikanden und das Produkt in Serienform mit gleichen Wortgeschwindigkeiten auftreten und das geringstwertige Bit zeitlich zuerst erfolgt, dadurch gekennzeichnet , daß die Multiplikationslogik umfaßt:

   (a) eine Sammelleitung (31), welcher der Multiplikator-Bitstrom in Worten mit einer Vielzahl von η-Bits zugeführt wird,

   (b) eine Vielzahl η von binären Speicherelementen, welche an die Sammelleitung (31) zur Speicherung der sukzessiven Worte des Multiplikator-Bitstroms gekoppelt sind, wobei jedes Speicherelement ein Bit mit vorgegebenem Stellenwert aus jedem Wort des Multiplikator-Bitstroms auswählt und dieses ausgewählte Bit so lange speichert, bis ein Bit mit gleichem Stellenwert in dem nachfolgenden Wort erscheint,

   (c) ein Schieberegister mit einer Vielzahl von n-Verbindungen in Intervallen von einem Bitt, dem der Multiplikanden-Bitstrom zugeführt wird,

   (d) eine Vielzahl von n-Multiplikationsstufen (3¹I-¹JQ), die jeweils für den Eintrag eines Multiplikatorbits zu einem binären Speicherelement und für den Eintrag des Multiplikanden zu einer Verbindung des Multiplikanden-Schieberegisters verbunden sind, wobei die angesammelten Verzögerungsbits des Schieberegisters sich gemäß dem Stellenwert des eingetragenen Multiplikatorbits erhöhen, wobei jede Stufe eine aufeinanderfolgende Auswahl der höchstwertigen Bits eines Wortes des Multiplikanden mit einem Multiplikatorbit multipliziert zur Bildung eines Serien-Teilproduktes, das zeitlich entsprechend seinem Stellenwert auftritt, und

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   (e) ein Summierungsnetzwerk (41-47), das an den Ausgang jeder der Multiplikationsstufen zur Zusammenfassung der Bitströme gekoppelt ist, welche die Teilprodukte darstellen, in einen einzigen Bitstrom, der gleich dem Produkt ist.
2. 2. Multiplikationslogik nach Anspruch 1, dadurch gekennzeichnet , daß jede der Multiplikation stufen (34-40) Einrichtungen zum Eintragen von weniger als allen Bits des Multiplikanden enthält, wobei die geringstwertigen Bits verkürzt werden invers zum Stellenwert des eingetragenen Multiplikatorbits.
3. 3. Multiplikationslogik mit Vorzeichenberücksichtigung nach Anspruch 2, dadurch gekennzeichnet , daß die Einrichtung zur Verkürzung des Multiplikandenbits enthält;

   (a) eine Einrichtung zur Erzeugung einer Taktwellenform mit einem Teil, dessen Dauer gleich den Bitzeiten eines Multiplikatorwortes ist, und

   (b) ein zweites Schieberegister, dem diese Taktwellenform zugeführt wird und welches Verbindungen in Intervallen von einem Bit besitzt, wobei jede Multiplikationsstufe mit dem Taktschieberegister verbunden ist zur Erzielung eines Taktsignals zur Steuerung der Anzahl der höherwertigen Bits des Multiplikanden, welche eingebracht werden, und zwar entsprechend dem Stellenrang des eingetragenen Multiplikatorbits.
4. 4. Multiplikationslogik mit Vorzeichenberücksichtigung nach Anspruch 3, dadurch gekennzeichnet , daß jede der Multiplikationsstufen ein Gatter mit drei Eingängen umfaßt, in dem ein verzögerter Multiplikand, ein gespeichertes Multiplikatorbit und das Taktsignal zugeführt werden, wobei die Signale in jeder Stufe eine Dauer besitzen, welche in Schritten von einem Bit gemäß der der Taktwellenform zugeschriebenen Verzögerung vergrößert wird, wobei die

   * Gatter mit drei Eingängen eine logische UND-Operation an den drei Eingangsgrößen zur Erzeugung eines Ausgangs ausführen.

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5. 5. Multiplikationslogik nach Anspruch 4, dadurch gekennze ichnet ,daß sie weiterhin besitzt:

   (a) eine Sammelleitung, an der die Taktwellenform mit einer ~ festgelegten Verzögerung augeführt wird, wobei

   (b) jede Multiplikationssutfe ein Gatter zur Erzeugung des Taktsignals zur Steuerung des Multiplikanden-Biteintrage besitzt, wobei das Gatter einen Eingang aufweist, der mit der Sammelleitung für die Taktwellenform mit fester Verzögerung gekoppelt ist zur Auslösung des Taktsignals, und einen weiteren Eingang aufweist, der mit dem Taktwellen-Schieberegister zur Beendigung des Taktsignals verbunden ist.
6. 6. Multiplikationslogik' nach Anspruch 5, dadurch gekennzeichnet , daß jede Multiplikationsstufe Einrichtungen umfaßt, welche auf das Taktsignal ansprechen zur Wiederholung des Vorzeichenbits des Multiplikanden und noch der Anzahl der Bits, welche benötigt wird, um den Teil des Teilproduktes mit dem höheren Rang zu vervollständigen.
7. 7. Multiplikationslogik nach Anspruch 6, dadurch gekennzeichnet , daß Einrichtungen vorgesehen sind zur Ausführung der logischen ODER-Operation am Ausgangssignal des Gatters mit drei Eingängen und an dem Ausgangssignal der genannten Einrichtung zur Wiederholung des Vorzeichens, um ein Teilprodukt mit voller Länge und mit Vorzeichen zu erzeugen.
8. 8. Multiplikationslogik nach Anspruch 7, dadurch gekennzeichnet , daß die Einrichtung zur Wiederholung des Vorzeichenbits ein Gatter mit drei Eingängen besitzt, das enthält:

   (1) einen ersten Eingang, der an das Schieberegister für die · Taktwellenform an dem der Multiplikationsstufe zugeordneten Verbindungspunkt zur Auslösung einer Wiederholung des Vorzeichenbits gekoppelt ist,

   (2) einen zweiten Eingang, der zur Sammelleitung für die Taktwellenform mit fester Verzögerung gekoppelt ist zur Beendigung der Wiederholung des Vorzeichenbits, und

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   (3) einen dritten Eingang, welcher durch eine 1-Bit-Verzögerung mit dem Ausgang der logischen ODER-Einrichtung zur Regeneration des Yorzeichenbits gekoppelt ist.
9. 9. Multiplikationslogik nach Anspruch 7, dadurch gekennzeichnet , duß das Summierungsnetzwerk eine Ansammlung von Summierungsteilen mit Rangstufung enthält, wobei jedes Summierungsteil zwei Serien-Dateneingänge besitzt, die mit den Ausgängen von zwei Multiplikationsstufen oder mit den Ausgängen von zwei Summierungsteilen in einem vorhergehenden Rang gekoppelt sind und einen Serien-Datenausgang erzeugen, welcher die Summe der beiden Eingänge nach einer Verzögerung von einem Bit darstellt, wobei die Summierungsteile in sukzessive abnehmenden Rängen angeordnet sind, bis die Serien-Daten in einem einzigen Strom zusammengefaßt sind, und Einrichtungen zur Rückstellung der intern gespeicherten Übertragbits für jeden Rang beim Durchgang des Bit mit dem geringsten Stellenwert vorhanden sind.
10. 10. Multiplikationslogik nach Anspruch 9, dadurch gekennzeichnet , daß die Rückstelleinrichtung einen oder mehrere Rückstellimpuls-Generatoren umfaßt, die jeweils einen Eingang besitzen, der mit einer Verbindung auf dem Taktwellenform-Register gekoppelt ist zur Erfassung des Durchgangs der Taktwellenform an einem Zeitpunkt entsprechend dem Durchgang eines Wortes durch diesen Rang, und jeweils einen Ausgangsimpuls zu diesem Zeitpunkt liefern zur Rückstellung der intern gespeicherten Übertragsbits für diesen Rang.
11. 11. Multiplikationslogik nach Anspruch 9j dadurch gekennzeichnet , daß das Summierungsteil im letzten Rang mit Einrichtungen zur Nullsetzung von einem oder mehreren der Bits mit dem geringsten Stellenwert von jedem Wort des Serienproduktes ausgestattet ist.
12. 12. Multiplikationslogik nach Anspruch 11, dadurch gekennzeichnet , daß·die Einrichtung zur Nullsetzung umfaßt:

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    - l\2 ~

    2549Ü32

    (a) ein Null-Gatter mit zwei Eingängen . und einem Ausgang, bei dem einem Eingang der zusammengefaßte Datenstrom von dem letztrangigen Summierungsteil zugeführt wird und dem anderen Eingang ein Gatter-Signal zugeführt wird, wobei der genullte zusammengefaßte Datenstrom am Ausgang desselben erhalten wird,

    (b) einen oder mehrere Nullungsimpulsgeneratoren, die jeweils einen Eingang besitzen, der mit einer Verbindung am Taktwellenform-Register gekoppelt ist zur Erfassung des Durchgangs der Taktwellenform zu einem Zeitpunkt, welcher dem Durchgang eines der Anfangsbits eines Wortes durch den letztrangigen Summierungsteil entspricht, zur Erzeugung eines Ausgangsimpulses, und

    (c) ein ODER-Gatter zur Steuerung des Nullungsgatters mit einer Vielzahl von Eingängen, mit dem die Ausgänge der NuIlimpulsgeneratoren verbunden sind, und zur Erzeugung eines AusgangssignaIs beim Auftreten eines Eingangssignals, wobei der Ausgang dieses ODER-Gatters auf-den anderen Eingang des Nullungsgatters gekoppelt ist.
13. 13. Multiplikationslogik nach Anspruch 9* dadurch gekennzeichnet , daß Einrichtungen vorgesehen sind, um einen Abrundungswert einzuführen zur Kompensation der Verkürzung des Multiplikanden und des Produktes,
14. 14. WLuIt iplikationslogik nach Anspruch 13, dadurch gekennzeichnet , daß die Kompensationswert-Einrichtung umfaßt:

    (a) einen oder mehrere Abrundungswert-Impulsgeneratoren, die jeweils einen Eingang besitzen, der mit einer Verbindung auf dem Taktwellenform-Register zur Erfassung des Durchgangs einer Taktwellenform an einem Zeitpunkt entsprechend dem Eintrag eines Bits mit einem gegebenen Stellenwert in dem ersten Rang von Summierern entspricht und zur Erzeugung eines Ausgangsimpulses zu diesem Zeitpunkt,

    (b) ein ODER-Gatter zur Erzeugung des Abrundungswertes mit einer Vielzahl von Eingängen, an denen die Impulsgeneratorausgänge gekoppelt sind, und zur Erzeugung von einem oder

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    mehreren Ausgangsimpulsen entsprechend einem erwünschten Ab- - rundungswert, wobei der Ausgang des ODER-Gatters an den Eingang eines Summierers in dem ersten Rang zur Zufügung zum Endprodukt gekoppelt ist.
15. 15. Vierquadrantentyp-Multiplikator zur Multiplikation eines komplexen Multiplikanden (a+jb) mit einem komplexen Multiplikator (c+jd) zur Erzeugung des Produktes (ac - bd) + j(ad + bc), wobei die Größen a und b in Binärkomplementär-Schreibweise vorhanden sind und die Größen c und d Größen mit Vorzeichen und Betrag sind, wobei Multiplikator, Multiplikand und Produkt in Serien-Bitform vorliegen und das geringstwert ige Bit zeitlich zuerst auftritt und die Größen mit gleichen Wortgeschwindigkeiten auftreten, dadurch gekennzeichnet , daß es umfaßt:

    (a) vier ähnliche Multiplikationslogikeinheiten mit VorzeiehenberücksichtigungjWie sie jeweils in den vorstehenden Ansprüchen erläutert sind, bei denen Eingangsgrößen a und |c|, b und Jd|, a und \d\, b und jc[ an die jeweiligen Eingänge derselben gekoppelt sind zur Erzeugung von entsprechenden Ausgängen in Binärkomplementär-Schreibweise, die jeweils gleich den Größen a|c[ bzw. bjd| bzw. ajd| bzw. b je/ sind,

    (b) vier binäre Komplementierwerke, bei denen jeweils ein Dateneingang an den Ausgang einer entsprechenden Multiplikationslogikeinheit geschaltet ist, und die jeweils einen Steuereingang besitzen, an dem das Vorzeichen von "c", das umgekehrte Vorzeichen von "d", das Vorzeichen von "d" und das Vorzeichen von "c" gekoppelt and zur Erzeugung eines Ausgangs gleich ac bzw. bd bzw. ad bzw. bc und

    (c) ein erstes Summierungsnefewerk, das an den Ausgang des ersten und zweiten binären Komplentierwerkes gekoppelt ist zur Erhaltung der reellen Größe (ac - bd) und ein zweites Summierungsteil, das an den Ausgang des dritten und vierten Komplementierwerks gekoppelt ist zur Erhaltung der imaginären Größe (ad+bc).

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16. 16. Multiplikationslogik nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet , daß sie weiterhin ein binäres Komplementierwerk besitzt, bei dem.ein Dateneingang zur Aufnahme des Signalstroms am Ausgang der Multiplikationslogik für das Produkt gekoppelt ist und einen Steuereingang besitzt, an dem das Vorzeichen des Multiplikators zugeführt wird, wobei am Ausgang des binären Komplementierwerkes demgemäß ein Ausgangssignalstrom erzeugt ist, der eine Vierquadranten-Multiplikation des Multiplikanden und s- des Multiplikators darstellt.

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