DE2516334C3 - Nicht-linearer Kodierer - Google Patents

Description

Bits durch Faltungs-Kodierstufen (Folding Type Coding Stages) und die dritten bis achten Bits in Rückkopplungs-Kodierstufen bestimmt.

Ist das zweite Bit »1«, so werden zur Bestimmung der dritten bis achten Bits die Segmente a bis d verwendet. Ist das zweite Bit »0«, werden zur Bestimmung der dritten bis achten Bits die Segmente e bis h verwendet. Das 2. Bit dient also dazu festzustellen, in welche der Segmentgruppen (a bis d) oder (e bis h) der Amplitudenweri des analogen Signals fällt. Das dritte bis vierte Bit dient dazu festzustellen, in welches der Segmente der derart bestimmten Segmentgruppen der Amplitudenwert fällt Das fünfte bis achte Bit dient dann dazu, die Stelle in dem derart festgelegten Segment zu bestimmen, die dieser Amplitudenwert erreicht.

Außerdem ist innerhalb dieser Segmentgruppen das folgende Wichtungsverhältnis gegeben:

a.b.-Cd= e:f:g:h = 8:4:2:1.

Daher ist die Anzahl der Quantisierungsschritte für jede durch die 3. bis 8. Bits dargestellte Segmentgruppe

2«x(l+2 + 4 + 8) = 28-2" » 2«.

Die notwendige Anzahl digitaler Zeichen χ zur Darstellung einer gegebenen Zahl Λ' wird, bezogen auf eine Basis a des Logarithmus von N, durch folgende Formel angegeben:

at δ loga/V (x ist eine ganze Zahl).

Bei Verarbeitung binärer Zahlen ist a = 2. Nimmt man A/=2⁸, so erhält man:

x = |og₂ 28 = 8.

Da die Anzahl der digitalen Zeichen gleich der der notwendigen Anzahl der Schalter ist, die mit einer Bewertupgsschaltung verbunden werden müssen, ist die Zahl der Schalter ebenfalls gleich 8. Daher entspricht der Pegelbereich, der von den dritten bis achten Bits des Codes am Ausgang dargestellt wird, einem linearen 8-Bit-Code.

Bei der Erfindung wird jedes Segment, das für die nichtlineare Kodierung notwendig ist, mit Hilfe von Steuerimpulsen ausgewählt, die ohne die Notwendigkeit der Verwendung eines Kompanders von dem logischen Netzwerk erzeugt werden welches in Anspruch 1 definiert ist.

Gemäß der Erfindung erfolgt die Auswahl jedes zur Kodierung notwendigen Segmentes durch Steuerungsimpulse in Abhängigkeit von der Größe des analogen Signalsam Eingang.

Die Bewertungsschaltung für m Bits kann 2^m Zustände des Signalpegels, d. h. Analogwerte abgeben. Bei Normarisierung des gesamten Signalpegelbere'chs ist die Höhe eines Quantisierungsschrittes 1/2'". Liegen die niedrigeren (m — n) Bits fest und werden in der Bewertungsschaltung nur die oberen η Bits (n<m) verwendet, so ergibt sich eine nur grobe Quantisierung. Die Höhe eines Quantisierungsschrittes ist in diesem Fall dann 1/2". Andererseits ergibt sich: Liegen die oberen (m—n) Bits fest und verwendet man nur die niedrigeren η Bits (n<m), so ergibt sich eine feine Quantisierung. Die Höhe eines Quantisierungsschrittcs ist in diesem Fall dann 1/2'". Verwendet man nun lediglich η in der Mitte liegende Bits und liegen die restlichen oberen und unteren Bits fest, dann kann man Jic Höhe eines Ouantisierungsschrittcs willkürlich bestimmen, und zwar in Abhängigkeit davon, wo die η Bits angeordnet sind.

Wie erwähnt, ist es ein Merkmal der Erfindung, bei einer nicht-linearen Kodierung die Lage, d. h. das Segment der n-Bii-Quantisierung mit Hilfe von Steuerimpulsen auszuwählen. Damit kann der Nachteil des Standes der Technik überwunden v/erden, der darin liegt, daß eine Verzögerungszeit dadurch erhöht wird, daß ein Kompander einen nichtlinearen Code in einen linearen Code umwandelt. Es kann nunmehr ein nicht-linearer Kodierer mit sehr hoher Geschwindigkeit realisiert werden.

Fig.2 zeigt in schematischer Darstellung einen bekannten als nichtlinearer Kodierer mit Kompandercharakteristik arbeitenden digitalen sequentiellen Rückkopplungs-Kodierer, bei dem die ersten und zweiten Bits durch Faliungs-Kodäerung kodiert werden (Folding Type Coder).

Das analoge Signal liegt am Eingang an Klemme 21 an, und wird im Faltungs-Verstärker 22 gleichgerichtet. Das Signal an seinem Ausgang gelangt an einen dem zweiten Bi: zugeordneten Verstärker 23. Für ein Eingangs-Signal, dessen Eingangspe£. niedriger ist als der für die Entscheidung über das Vorhandensein des zweiten Bits maßgebende, liefert der Verstärker 23 eine hohe Verstärkung. Für ein Eingangs-Signal, dessen Eingangspegel dagegen höher ist, liefert der Verstärker geringe Verstärkung. Gleichzeitig wird die Entscheidung getroffen, daß das zweite Bit vorhanden ist. Das Signal am Ausgang des Verstärkers 23 gelangt zu einem Addierer 24 und wird von ihm zum Signal am Ausgang des lokalen Dekodierers 26 addiert. Die Summen dieser beiden Signale gelangen an den Vergleicher 25. In ihm wird die Polarität des Signals am Ausgang des Addierers (Additionssignal) bestimmt. An der Klemme 28 erhält man als Ausgang ein kodiertes Signal. Ist die Polarität des Additionssignals positiv, wird das Signal am Ausgang des Vergleichers »1«: ist sie negativ, wird das Signal am Ausgang des Vergleichers »0<·. Das Signal am Ausgang des Vergleichers gelangt ferner an ein logisches Netzwerk 27, das die Funktion eines Kompanders hat. Sein Ausgang dient als Treiber für die Bewertungsschaltung im örtlichen Dekodierer. Auf dies-· Weise wird das Signal am Ausgang des örtlichen Dekodierers 26 laufend geändert. Die Code-Entscheidung erfolgt sequentiell, beginnend ;nit dem Bit der höchsten Wichtung. Derart wird das analoge Signal codiert.

Eine detailliertere Beschreibung eines Rückkopplungskodierers erfolgt nun an Hand von F i g. 3. An Klemme 31 gelangt das Signal vom Ausgang des Verstärkers 23. Die Widerstände R 1- R 16 bilden die Bewertung->schaltunp. Der von der Bewertungsschaltung abgegebene Strom wird von dem Strom, der das an Klemme 31 anliegende analoge Signal darstellt, in einem Subtnhi'rer 32 subtrahiert; die Differenz gelangt an den Vergleicher 33. Dieser Vergleicher trifft eine Entscheidung über die Polarität dieses subtrahierten Signals am Ausgang des Subtrahierers. Die Speicher M1-M6 das Sipnal am Ausgang des Vergleichers 33 im Zeitpunkt des Auftretens der Taktimpulse P\ — Pf>. Die Schaltstufen S W1 - SW 2 sind Treiberstufen für die durch die Widerstände Rt-RIb gebildete Bewertungsschahung. Das logische Netzwerk 34 bilde' einen Kompander und dient dazu, das von den Speichern Ml —/V/6 abgegebene Signal in ein 8- Bit-Signal umzuwandeln. Das derart erhaltene lineare Codesignal gtl-ingt an die Schallstufcn .SH⁷I -SWH, die als Treiber für die Bewertungssciultuiif! dienen. Das Signal am Ausgang des Vergleiehers 3.J wird in den Speichern

M I — Mb bei Auftreten der zugeordneten Taktimpulse PI bis Pb jedesmal, wenn die entsprechenden Hits kodiert worden sind, Bit für Hit, und /war vom 3. his H. Bit, durch die Taktimpuls»: PX-Pb gespeicher' jedesmal, wenn ein Bit kodiert worden ist. wird die in den Speichern MI-M6 gespeicherte Information über das Netzwerk 34 (Kompander) an die Schaltstufen SWl-SW8 weitergeleitet, die die lU-wertungsschaltung treiben. Ein Strom, der den Gren/punkt (einer der Gren/punkte A, B,.... nach F i g. I) für die nachfolgende Bit-Entscheidung darstellt, wird also an den Subtrahicrer abgegeben und dort vom analogen Signal an Klemme 31 .subtrahiert. Da die Ausgangssignale der Speicher das Netzwerk 34 (Kompander) durchlaufen müssen, ergibt sich notwendigerweise eine große inhärente Laufzeit, die eine unerwünschte Verzögerung darstellt.

Fig. 4 zeigt ein Ausführungsbeispiel der Erfindung.

L.S WCiSt uiC jCiintiSiütCn .j VV J—SWo und Speicher MX-MK auf. Die Flip-Flops SR I -SR 6 bilden ein Schieberegister. Das Signal vom Ausgang des Vergleichers 33 in Fig. 3 gelangt an Klemme 61. An die Klemme 62 gelangt ein abschließender Rückstellimpuls, an Klemme 63 Taktimpulse, die das Schieberegister treiben. Das an Klemme 61 anliegende Signal vom Ausgang des Vergleichers 33 gelangt ferner an einen Steuerimpulsgenerator 64. der Steuerimpulse erzeugt. Die Steuerimpulse gelangen über Leitungen 65, 66,.... 75 an die Speicher und das Schieberegister. Die Verknüpfung erfolgt an ODER-Verknüpfungsgliedern G X-G 9 Zur Verdeutlichung der Funktionsweise zeigt F i g. 5 die Beziehung zwischen dem digitalen Signal Y am Eingang (Klemme 61) und dem analogen Signal Λ am Ausgang (Zustand der Schaltstufen SW) der Schaltung nach F i g. 4. Die Schaltung nach F i g. 4 enthält im örtlichen Dekodierer Speicher und Schaltstufen zur Codierung des dritten bis achten Bits nach Feststellung der ersten und zweiten Bits. Es ist demgemäß lediglich erforderlich, die Beziehung /wischen dem digitalen Signal am Eingang und dem analogen Signal am Ausgang für eine der Gruppen von Segmenten a bis d oder e bis h innerhalb der GruDDe von Segmenten in F i g. 1 zu betrachten. In anderen Worten: Nach Bestimmung der 1. und 2. Bits bleibt nur die Kodierung nach den vier Segmenten. Als digitale Signale am Eingang existieren in F i £.. 5 Codes mit 6 Bits, die die 3. bis 8. Bits darstellen, also 2* = 64 verschiedene Arten von Codes. Daher ist der Einfachheit halber in F i g. 5 entlang der K-Achse ein Bereich von 0—64 aufgetragen. Die Anzahl der Werte, die das analoge Signal am \usgang annehmen kann, ist 64. da es innerhalb jedes der vier Segmente a. b. c und d 16 Werte annehmen kann. Nimmt man an. der Mindestschritt sei s. so ergeben sich die Werte 5, 25, 35,.. , 155, 165, 18s, 20s, ..., 46s. 48s, 52s. 56s. .... 108s. 112s, 120s, 128s. ..., 232s, 240s. Die Ströme, die von den acht Schaltstufen SWl-5WS an die Bewertungsschaltung abgegeben werden, haben die Wichtungen 128s, 64 s, 32s, 16s, 85. 4s, 2s und s. Verwendet man eine Bewertungsschaltung nach Fig 3, dann wird der Zustand, in dem alle Schaltstufen AUS sind, durch den Punkt (K= 64. X=240s) dargestellt. Im Punkt (K=I, X= s) sind alle Schaltstufen im Zustand EIN. Ebenso kann man die anderen Verbindungspunkte zwischen den 4 Segmenten in F i g. 3 definieren, nämlich den Punkt B dadurch, daß iedigiich die Schaltstufe SWl EIN, alle anderen AUS sind, den Punkt C dadurch, daß die Schaltstufen SWl und SW2 EIN alle übrigen AUS sind, den Punkt D dadurch, daß die Schaltslufeii MVl. .S H 2 und Mt 1 IHN.die restlichen /W/.Ssind.

I Im cm bestimmtes Segment /11 definieren, in dem die lineare Kodierung erfolgen soll, wird an einem entsprechend ausgewählten Eingang des Schieberegisters cm Stiirlimpuls angelegt. Ein Zeitablaufplan /11¹ Erläuterung der Funktionsweise des Ausführungsbe! Spieles nai h F i g. 4 ist in F i g. 6 gc/eigt.

Zunächst stellt der Rückstellimpuls, der an Klemme 62 gelangt, die Speicher MX —MS derart zurück, daß deren Ausgänge vor Beginn der Kodierung »I« sind. Um im ersten Zeitabschnitt IX das dritte Bit zu bestimmen, werden die vom Steuerimpulsgenerator 64 abgegebenen Steuerimpulse derart bestimmt, daß man Ströme erhält, die dem Pegel im Punkt C in F i g. 5 entsprechen. Im Einzelnen: Während 7"I werden Steuerimpulse über die Leitungen 65 und 71 abgegeben: demgemäß werden die Ausgänge der Speicher M 1 und

i u

r- λ

iLinti nLiuii

Leitungen 68 und 69 abgegeben: demgemäß werden die Ausgänge der Speicher M3 und M4 »1«. Da die Ausgänge der Speicher M I-M8 durch den Rückstellimpuls immer auf »1« gestellt sind, brauchen nicht stets Steuerimpulse über die Leitungen 68 und 69 abgegeben zu werden. In diesem Zustand wird nun im Zeitabschnitt 7*1 das dritte Bit bestimmt. Je nachdem, wie diese Bestimmung ausfällt, wird unterschieden, ob das von dem Ver ;ärker 23 (der das 2. Bit bestimmt) abgegebene analoge Signal in F i g. 5 im Bereich a. b oder in Bereichen c. c/liegt. Der Bereich a. fc entspricht dem Fall, daß das 3. Bit »1« ist; der Bereich c. d entspricht dem Fall, daß das 3. Bit »0« ist. Danach erfolgt im zweiten Zeitabschnitt T2 die Bestimmung des 4. Bits, entsprechend der Bestimmung des 3. Bits. Ist das 3. Bit »1«. so wird ein Strom abgegeben, der den Punkt B ir. F i g. 5 darstellt. Ist das 3. Bit »0«, so wird ein Strom abgegeben, der den Punkt D darstellt. Um ein dem Punkt B entsprechendes analoges Signal zu erzeugen, muß lediglich die Schahstufe SWl in den Zustand EIN und die restlichen Schaltstufen in den Zustand AUS gebracht werden. Es muß also nur der Ausgang des Speichers M1 »0« und die Ausgänge der anderen Speicher M2— Λ/8 »1« werden. Das bedeutet: Ist das 3. Bit »1«, muß im Zeitabschnitt T2 lediglich ein Steuerimpuls auf Leitung 67 abgegeben werden, so daß der Speicher M 2 »1« wird. Um den Punkt U darzustellen, ist es lediglich notwendig, die Schaltstufen SWl. SW2 und SW3 in den Zustand EIN und alle anderen Schalter in den Zustand A USzu bringen, so daß im Fall, daß das 3. Bit »0« ist. es also nur notwendig ist. im Zeitabschnitt T2 einen Steuerimpuls auf die Lt ,'.ing 70 abzugeben, der den Ausgang des Speichers M3 »0« macht.

Aus dem Ergebnis des 3. und des 4. Bits im ersten bzw. zweiten Zeitabschnitt T\ bzw. T2 folgt, in welchem der Segmente a. b. coder c/(nach Fig. 5) das analoge Signal vorliegt. Die Kodierung des 5. bis 8. Bits erfolgt dann jeweils während des 3. bis 6. Zeitabschnittes (Γ3— Tb) in herkömmlicher Weise durch Rückkopplungskodierung.

Existiert das analoge Signal innerhalb des Segmentes a, dann wird zu Beginn des Zeitabschnittes Γ3 die Schaltstufe SWl durch einen Steuerimpuls auf Leitung 66 in den Zustand EIN gebracht. Damit wird der Ausgang des Speichers A/l »1«. Daraufhin erfolgt die Kodierung mit Hilfe der Schaltstufen Sw'2 bis SW5. Da ein Code dem Segment a dem Zustand entspricht, daß das 3. und 4. Bit »1« ist, wird auf diese Bestimmung

Re/.ug genommen und /u Beginn des Zeitabschnittes "Γ3 die S< halt stufe .S'W2 durch einen Steuerimpuls ;uif Leitung 72 in den Zustand /:7/V gebracht und damit wird der Ausgang des Speichers Λ7 2 »0<i. Derselbe Steuerimpuls gelangt auch als Startimpuls an den Dateneingang, der durch das Flip-Flop SR I gebildeten ersten Stufe des Schieberegisters, so daß man /u ilen dara ι folgenden Zeitabschnitten 74, 7"5 und 76 an den Ausgängen der nachfolgenden Stufen des Schieberegisters, d.h. an den Flip-Flop SR 2, SR 3 und SR 4 Schiebeimpulse erhält. In anderen Wörter ■. Bei Auflöten dieser Schiebeimpulse kodieren die Scha'tstufen .VVV2 bis SW5, das 3. bis 8. Bit während der Zeitabschnitte 73—76. Fig. 6 zeigt Kurven /?5 MFM-BS MEM für diejenigen der Speicher Ml bis MS. die für die Kodierung des 5. bis 8. Bits verwendet werden. Es sind die Speicher Λ-/2 bis Mb im Falle linearer Kodierung im Segment n. Die Ströme, die dann

;_nnm «r*·^ st irt ^nX 7At*nl^*>^Unt*«nn Tl 1-*·Γ-

Schaltsiiifen SW 1 und .S'IV'2 in den Zustand /7/Vund die Schaltstufe .VW3 in den Zustand AUS gebracht. Über Leitung 74 wird ein Startimpuls an das Schieberegister abgegeben, so daß die Kodierung für das 5. bis 8. Bit

ί wahrend der Zeitabschnitte /3 76 mit Hilfe der Schaltstufen VW4-SW7 stattfindet.

Sind das 3. und 4. Bit »0«. d. h. existiert ein analoges Signal im Segment d, dann werden die Schaltstufen .VWt, 5W2 und SW3 in den Zustand EIN und die

ίο Schaltstufe 5W4 in den Zustand AUS gebracht. Über Leitung 75 wird ein Startimpuls an das Schieberegister abgegeben, so daB die Kodierung des 5. bis 8. Bits während der Zeitabschnitte 73—76 mit Hilfe de^r Schaltstufen 5W5-5W8 stattfindet. Die Kodierung des 5. bis 8. Bits erfolgt dann so wie im Fall eines analogen Signals im Segment a.

Der Steuerimpulsgenerator 64 besteht aus den Verknüpfungsgliedern G 10 bis G 15 und den D-Flip-

76 infolge entsprechender Steuerung durch die Speicher M 2 bis MS an den Ausgang der Bewertungsschaltung gelangen, sind folgende:

Γ I: 12i3s + 64s(PunktCinFig.5) 72: 12l!s(PunktöinFig.3)

T3: 64«;

74: 32i, oder 965

75: 16.T,48s,80soderl12i

Γ6: 85,245,405,565,725,885,104soder 1205.

Das ist die lineare Kodierung im Segment a. Nach Beendigung der Kodierung werden alle Ausgänge des Schieberegisters, d.h. de; Flip-Flops SRi bis SR6 durch den abschließenden Rückstellimpuls auf »0« zurückgesetzt. Sie sind dann wieder bereit für den nächsten Kodiervorgang.

Ergibt die Bestimmung des 3. und 4. Bit ein analoges Signal im Segment b, d. h. ist das 3. bzw. 4. Bit »1« bzw. »0«, dann wird auf dieses Ergebnis Bezug genommen und zu Beginn des Zeitabschnittes 73 über Leitung 7j ein Startimpuls für das Schieberegister abgegeben. Die Kodierung des 5. bis 8. Bits erfolgt dann so wie vorher für Spompnt α hp«*hriphpn In Hipcpm Fall verhleibt zu Beginn des Zeitabschnittes 73 die Schaltstufe 5Wl im Zustand EIN und die Schaltstufe SW2 im Zustand A US; die Kodierung erfolgt durch die Schaltstufen SW3 — SWb.

Sind das 3. bzw. 4. Bit »0« bzw. »1«, d. h. existiert ein analoges Signal im Segment c, dann werden die Bestimmung des 3. und 4. Bits ist, erzeugt der Steuerimpulsgenerator 64 in Abhängigkeit des Signals am Ausgang des Vergleichers 33 und Taktimpulsen 76 (tf>) bis 79 (Φ4) (vgl. F i g. 6), die an den Klemmen 76 bis 7?» anliegen, die oben erwähnten Steuerimpulse 65 (oder

TS 68 oder 69), 67, 70, 72 (oder 66), 73, 74 und 75, die über die in Fig.4 mit denselben Bezugszeichen versehenen Leitungen abgegeben werden und die Stufen auswählen, bzw. ansteuern, die als Schieberegister arbeiten, so daß derart die digitale Kodierung durch Kompandierung und Rückkopplung erreicht wird.

Wie sich aus F i g. 4 ergibt, wird das am Ausgang des Vergleichers 33 an Klemme 61 abgegebene Signal auch direkt den Takteingängen der Speicher als Treiberimpuls zugeführt. Es ergibt sich also dieselbe Kodierzeit, wie bei herkömmlichen Rückkopplungs-Kodierern für lineare Kodierung. Das bedeutet auch, daß die Rückkopplungsschleife erheblich kürzer ist als bei den herkömmlichen digitalen Kompander-Kodierern nach F i g. 3. Daher erhält man auf diese Weise eine besonders schnelle digitale Kodierung nach dem Kompander-Prinzip.

Es sei darauf hingewiesen, daß die Erfindung auch bei einem digitalen Kompander-Kodiersystem Anwendung finden kann, bei dem lediglich das erste Bit in einem Faltungs-Kodierer und das zweite und die nächstfolgenden Bits in einem Rückkopplungs-Kodierer bestimmt werden.

Hierzu 5 Blatt Zeichnungen

Claims (1)

1. Patentanspruch:

   Nicht-linearer Kodierer zur segmentweisen PCM-Kodierung eines analogen Signals in ein binär kodiertes digitales M- Bit-Signal (M ist eine ganze Zahl >2), bei dem ein erster Kodierer das signifikanteste Bit und η darauf folgende Bits (n ist eine ganze Zahl, einschließlich Null und kleiner als M) des Binärcodes feststellt und ein zweiter als Rückkopplungs-Kodierer ausgebildeter Kodierer das (n + 2)-te und die nächstfolgenden Bits feststellt, und bei dem in der Rückkopplungsschleife des zweiten Kodierers Schaltstufen vorgesehen sind, mit deren Ausgängen die Eingänge einer Bewertungsschaltung zur Wichtung der Signale an den Ausgängen der Schaltstufen verbunden sind derart, daß am Ausgang der Bewertungsschaltung ein dekodiertes analoges Signal in Abhängigkeit der Schaltzustände der Schaltstufen erscheint, und bei dem ein Subtrahierer dieses dekodierte analoge Signal von dem analogen Signal am Ausgang des ersten Kodierers subtrahiert und ferner ein Vergleicher die Polarität des Signals am Ausgang des Subtrahierers feststellt und in Abhängigkeit davon ein binäres Signal an ein logisches Netzwerk abgibt, das daraus Steuerimpulse ableitet, die die Schaltstufen steuern, dadurch gekennzeichnet, daß das Signal vom Ausgang des Vergleichers (33) an die Eingänge (T) von Speichern (M 1 bis MS) gelangt, deren Ausgänge (Q) jeweils mit Eingängen der Schaltstufen 'SWi bis SlV8) verbunden sind, und ein Schieberegister (SR 1 Hs SR 6) mit den Speichern derart verbunden ist, daß ein darin verschobener Impuls nacheinander an die Dateneingänge (D) der Speicher gelangt, und ferner ein Steuerimpulsgenerator (64) bei Auftreten des (n + 2)-ten bis (n+k)-\.e\\ Bits (n ist eine ganze Zahl, größer als 2, (n + k) ist kleiner als M) des binären Codes am Ausgang eine Star'stufe des Schieberegisters und eine Gruppe von Speichern, die mit der Startstufe und den nachfolgenden Stufen des Schieberegisters verbunden sind, derart bestimmt daß die ausgewählte Gruppe der Speicher innerhalb eines Segmentes (a-h) der Kennlinie für die Abhängigkeit des digitalen Signals am Ausgang vom analogen Signal am Eingang eine lineare Kodierung vornimmt.

   Die Erfindung betrifft einen nichtlinearcn Kodierer der im Oberbegriff des Palentanspruches genannten Art. Derartige Kodierer werden bei Telephon-Übcrtragungssystemen verwendet, die im Zeitmultiplex nach dem Pulscodenmodulationssystcm arbeiten.

   Bekannte nichtlinearc Kodicrcr (DE-OS 20 45 540) für Tclcphon-Übertragungssysteme arbeiten im allgemeinen mit einer Kompandierung, z. B. nach der sog. »Λ« oder »μ-Kennlinie«, Obwohl man wegen der Einfachheit ihres Aufbaues weitgehend Rückkopplungskodierer verwendet, haben sie jedoch den Nachteil, daß sich in der Rückkopplungsschleifc Verzögerungen ergeben, die sich aus den Vcr/ögerungs/.citcn der verwendeten Schaltelemente in der Rückkopplungsschleifc des Rückkoppl'ingskodiercrs ergeben. Das beeinflußt die Dauer einer Kodierungspcriode. el. h., das Zeitintervall von der Kodierung eines Bits bis zur Kodierung des nächsten Bits. Bei einem Hochgeschwindigkeitskodierer darf jedoch die Kodierungsperiode nur sehr kurz sein, so daß auch in der Rückkopplungsschleife die Codeverarbeitung mit hoher Geschwindigkeit ablaufen muß. Die Kodiergeschwindigkeit ist hauptsächlich durch die in der Rückkopplungsschleife verwendete Kompandierungsmatrix begrenzt.

   Es ist Aufgabe der vorliegenden Erfindung- einen

   in nicht-linearen Kodierer zu schaffen, bei dem die logische Verknüpfung in der Rückkopplungsschleife extrem vereinfacht und damit die für die Codierung benötigte Zeit erheblich verringert wird.

   Erfindungsgemäß wird dies durch die im Kennzeichen des Patentanspruches angegebenen Merkmale gelöst. In einem einen Bestandteil der Rückkopplungsscheife bildenden Dekodierer wird wahlweise nur eine gewünschte Gruppe von Umschaltstufen verwendet, und zwar in Abhängigkeit vom Pegel des analogen Signals am Eingang. Die Speicher werden direkt von den Rückkopplungsimpulsen angesteuert. Bei einfachem Schaitungsaufbau wird die in der Rückkoppiungsschieife benötigte Zeit dabei extrem kurz.

   Ein Ausführungsbeispiel der Erfindung wird im r> folgenden unter Bezugnahme auf die Zeichnungen beschrieben. Es stellen dar:

   Fig. 1 die Kennlinie eines »15-Seginent^-Kodierers«,

   F i g. 2 ein Blockschaltbild eines nicht-linearen Kodierers nach dem Stande der Technik,

   F i g. 3 ein Blockschaltbild eines in F i g. 2 verwendeten Rückkopplungskodierers,

   F i g. 4 ein Blockschaltbild eines Ausführungsbeispiels,

   Fig. 5 die Kennlinie des in Fig.4 verwendeten r> Dekodierers,

   Fig. 6 eine Darstellung mehrerer Impulsverläufe in Fig. 4.

   Fig. I zeigt ein Beispiel einer8-Segmenten-p-Kennh-

   nie. Die Abszisse stellt ein analoges, die Ordinate ein

   in digitales Signal dar. Die Buchitaben c bis h bezeichnen die einzelnen Segmente, die Buchstaben A bis / die Grernzpunkte zwischen ihnen. Innerhalb jedes einzelnen Segmente« erfolgt jeweils eine lineare Kodierung. Die Wichtung eines Quantisierungsschnitts der linearen

   ■ti Kodierung innerhalb jedes Segmentes ist jeweils doppelt so stark, wie die des benachbarten Segmentes mit geringerem Signalpegel. Das an der Abszisse aufgetragene analoge Signal entspricht dem Signal am Ausgang eines örtlichen Dekodierers; das auf der

   ■in Ordinate aufgetragene digitale Signal entspricht dem digital codierten Signal am Ausgang. Die Darstellung gilt zunächst nur für eine bestimmte Polarität; für die entgegengesetzte Polarität gilt Entsprechendes. In Fig. I sind ferner die Maßstäbe für Abszisse und

   ■-,-, Ordinate normalisiert.

   Um z. B. einen als Rückkopplungskodiercr aufgebauten 8-Bit"H-Kodierer so auszubilden, daß er für hohe Geschwindigkeiten geeignet ist, muß man zur Dekodierung in der Rückkopplungssrhleifc wegen dieser ho vergleichsweise vielen Bits einen hochempfindlichen und äußerst genauen Vergleicher vorsehen. Das bedeutet einen erheblichen konstruktiven Aufwand und macht den Kodierer teuer. Man müßte also, um diesem Nachteil abzuhelfen, auf die Präzision bei der Dckodici,·, rung in der Rückkopplungsschleife verzichten; dann könnte auch die Anzahl von Hochprä/isions-Widerständen in der Rückkopplungsschleifc reduziert werden. I Im dies zu vermeiden, weiden oft die ersten und die zweiten