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Multi-stage analogue-to-digital conversion using half-flash A=D converter - using comparison voltages from one stage as range limiting voltages of subsequent stage

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DE4240992A1
DE4240992A1 DE19924240992 DE4240992A DE4240992A1 DE 4240992 A1 DE4240992 A1 DE 4240992A1 DE 19924240992 DE19924240992 DE 19924240992 DE 4240992 A DE4240992 A DE 4240992A DE 4240992 A1 DE4240992 A1 DE 4240992A1
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DE19924240992
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Inventor
Tilmann Prof Dipl Ing Krueger
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Tilmann Prof Dipl Ing Krueger
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Abstract

Two parallel converters (PU1, PU2) and a selector circuit (RW1) afford very rapid conversion by the half-flash method even for curved conversion characteristics. The reference voltage for limiting the range of the second stage (PU2) is selected by the circuit (RW1) from among the comparison voltages used in the first stage (PU1). Eight analogue switches (S0-S7) are shared between two buffer amplifiers (B0, B1) feeding opposite ends of the resistor chain (R20-R23) of the following converter stage. ADVANTAGE - Simple circuit dispensing with any additional D/A converter overcomes limitations of speed, linearity and precision in conventional conversion.

Description

Die Erfindung betrifft ein Verfahren zur Umsetzung einer analogen Eingangsspannung in ein Digitalsi gnal und einen Analog-Digital-Umsetzer zur Imple mentierung des Verfahrens. The invention relates to a method for converting an analog input voltage into a Digitalsi gnal and an analog-to-digital converter for imple menting the method.

Es ist eine Reihe von Umsetzverfahren bekannt, dar unter die Verfahren der sukzessiven Approximation (SAR Analog-Digital-Umsetzung) und der Parallel-Um setzung (FLASH Analog-Digital-Umsetzung). There is a number of conversion methods known under illustrates the method of successive approximation (SAR analog-to-digital conversion) and the parallel-plementation (FLASH analog-to-digital conversion).

Der Erfindung am nächsten kommt ein Teilbereichsum setzer (HALF FLASH Analog-Digital-Umsetzer), wie er in Walt Kester: Mixed Signal Design Seminar, Analog Devices, Norwood 1991, ISBN 0-916550-08-07, pp. The invention comes closest to a Teilbereichsum setter (HALF FLASH analog-to-digital converter), as in Walt Kester: Mixed Signal Design Seminar, Analog Devices, Norwood, 1991, ISBN 0-916550-08-07, pp. IV-5 beschrieben und beispielsweise unter der Bezeichnung AD 1671 handelsüblich ist. IV-5, and described, for example, under the name AD is commercially 1671st

Werden besonders hohe Anforderungen an die Ge schwindigkeit der Analog-Digital-Umsetzung ge stellt, so wird ein Parallel-Umsetzer verwendet. If particularly high demands on the Ge speed analog-to-digital conversion provides ge, a parallel converter is used. Dabei wird die umzusetzende Eingangsspannung paral lel, das heißt gleichzeitig, mit einer Anzahl von unterschiedlichen Spannungen verglichen. The reacted input voltage is paral lel, that is simultaneously compared to a number of different voltages. Nachtei lig ist der hohe Aufwand an Vergleichern bei höherer Auflösung des Analog-Digital-Umsetzers. Nachtei lig is the high expenditure of comparators at a higher resolution of the analog-digital converter. Für n Bit Auflösung und eine Überlaufanzeige werden 2 hoch n Vergleicher benötigt. 2 n comparators are required for n-bit resolution and an overflow indicator.

So liegt es nahe, Teilbereichsumsetzer zu realisie ren, die in einer ersten Stufe mit einem Paralle lumsetzer das Eingangssignal beispielsweise mit 16 Werten vergleichen und entsprechend die 4 höchst wertigen Bit des Ergebnisses liefern. So it is obvious that portion converter to realisie reindeer, comparing in a first stage with a Paralle lumsetzer the input signal, for example, 16-value, and provide the corresponding 4 highest valued bit of the result. Mit einem Digital-Analog-Wandler wird aus diesen 4 Bit ein entsprechendes Analogsignal erzeugt und vom Ein gangssignal subtrahiert. With a digital-to-analog converter a corresponding analog signal is generated from these 4-bit input signal and subtracted from the A. Das Differenzsignal wird einem weiteren Parallelumsetzer zugeführt, der dieses beispielsweise mit 16 anderen Werten ver gleicht und entsprechend 4 geringerwertige Bit des Ergebnisses liefert. The difference signal is fed to another flash converter, the ver like this, for example, 16 different values ​​and provides corresponding to 4 less significant bits of the result. Mit einer weiteren Digital- Analog-Wandlung kann das Verfahren der stufenmäßi gen Parallel-Umsetzung weiter fortgesetzt werden. A further digital-to-analog conversion, the method of gene stufenmäßi parallel conversion can be continued. Die Stufen können entweder schaltungstechnisch ge trennt realisiert sein, oder es wird nach geeigne ter Verstärkung des Differenzsignals eine einzige vorhandene Stufe erneut durchlaufen. The steps can either circuitry adjusted separately be implemented, or it will again run through a single existing stage after geeigne ter gain of the differential signal.

Die bisher bekannten Teilbereichsumsetzer haben ge genüber den Parallelumsetzern eine Reihe von Nach teilen. The previously known portion converters have genüber share ge parallel converters a number of post.

Sind bei einem Parallelumsetzer - sei es gewollt oder auf Grund von Toleranzen des Herstellprozes ses - die Eingangssignalbereiche, die jeweils zu einem Ausgangswert gehören, untereinander nicht gleich groß, so kann das Ausgangssignal über dem Eingangssignal doch monoton verlaufen. Are in a parallel converter - either intentionally or due to tolerances of Herstellprozes ses it - the input signal ranges, each associated with an output value, not mutually equal, the output signal from the input signal can still run monotone. Bei bisher bekannten Teilbereichsumsetzern ist es erforder lich, daß die Intervalle der Eingangsspannung, die jeweils einem Code des ersten Parallelumsetzers entsprechen, für die verschiedenen Codes des ersten Parallelumsetzers untereinander sowie mit dem zur korrekten Umsetzung erforderlichen Ein gangssignalbereich des zweiten Parallelumsetzers sehr genau übereinstimmen. In previously known portion converters it is erforder Lich that the intervals of the input voltage, each corresponding to a code of the first parallel converter, closely correspond to the various codes of the first parallel converter with each other and with the necessary for correct implementation a signal range of the second parallel converter.

Alternativ zur präzisen Übereinstimmung der vorste hend beschriebenen Intervalle der Eingangsspannung können auch Maßnahmen zur Korrektur des Umsetzungs ergebnisses angewandt werden. Alternatively, for the precise conformity of vorste basis described intervals of the input voltage measures to correct the conversion earnings can be applied.

Ein weiterer Nachteil bekannter Teilbereichsumset zer liegt darin, daß die Stufen getaktet ablaufen, ein Umsetzungsergebnis einer vorhergehenden Stufe also nicht bereits nach Fertigstellung der Umset zung, sondern erst nach aus Sicherheitsgründen deutlich späterem Takt weiterverarbeitet und die Umsetzung dadurch relativ stark verlangsamt wird. Another disadvantage of known Teilbereichsumset zer is that the steps proceed clocked, non-wetting, a conversion result of a preceding stage is, after completion of the imple, but only after safety reasons apparent later clock processed further and the reaction is therefore relatively strongly decelerated.

Aufgabe der Erfindung ist es, ein Verfahren und eine Schaltung zur Durchführung des Verfahrens vor zuschlagen, mit denen einerseits der Vorteil des geringeren schaltungstechnischen Aufwandes des Teilbereichsumsetzers im Vergleich zum Parallelum setzer erhalten bleibt, andererseits die Nachteile bezüglich der geringeren Geschwindigkeit vermin dert und bezüglich der Einschränkungen bei Lineari tät und Genauigkeit vermieden werden. The object of the invention to provide a method and a circuit for performing the method before Over with which on the one hand is retained setter compared to Parallelum the advantage of lower outlay on circuitry of the sub-area converter, on the other hand, the disadvantages with respect to the lower speed vermin changed, and with respect to the limitations ty for linearization and accuracy can be avoided.

Erfindungsgemäß wird die obige Aufgabe mit einem Stufen-Analog-Digital-Umsetzverfahren entsprechend den Merkmalen des Patentanspruchs 1 und den ent sprechenden Schaltungen zur Durchführung des Ver fahrens gemäß den weiteren Patentansprüchen gelöst. According to the invention the above object is achieved with a step-to-analog-to-digital conversion method according to the features of claim 1 and the ent speaking circuits for performing of the proceedings according to the other claims.

So werden bei einem Teilbereichumsetzer die Ver gleichsspannungen des (Parallel-)Umsetzers der ersten Stufe als Bereichsbegrenzungsspannungen (Re ferenzspannungen) der zweiten Stufe verwendet. Thus, the United are DC voltages of the (parallel) converter of the first stage as a range limit voltages at a portion converter (Re ference voltages) used the second stage. Die Auswahl, welche der Vergleichsspannungen des Parallelumsetzers der ersten Stufe verwendet wird bzw. werden, hängt von den Ausgangssignalen der Ver gleicher des Parallelumsetzers der ersten Stufe ab. The selection of which used the reference voltages of the parallel converter of the first stage and will depend on the output signals of the same Ver from the parallel converter of the first stage. Entsprechendes gilt bei mehr als zwei Stufen für für jede weitere nachfolgende Stufe in Bezug auf die jeweils vorhergehende Stufe. The same applies to more than two stages for the following for each additional stage in relation to the respective preceding stage.

Die mit der Erfindung erzielten Vorteile bestehen zum einen in der Vermeidung zusätzlicher Digital-Analog umsetzer und damit dem Wegfall von Unter schieden zwischen den zu einem Code eines Analog-Digi tal-Teilumsetzers jeweils gehörenden Intervallgrenzen des Eingangssignales und den zu demselben Code gehörenden Ausgangssignal des Digital-Analog-Umsetzers, zum anderen in der Mög lichkeit, auf Taktung der Umsetzung verzichten zu können. The advantages achieved with the invention consist on the one hand in the avoidance of additional digital-to-analog converter, and thus the elimination of differences between the to a code of an analog to digi tal-part converter respectively belonging interval limits of the input signal and belonging to the same code output of the digital -Analog converter, friendliness to another in the Mög, to dispense with timing of implementation. Weitere Vorteile sind der Beschreibung zu entnehmen. Further advantages are given in the description.

Bei einer Ausgestaltung der Erfindung wird die Ver gleichsspannung desjenigen Vergleichers, der aus gangsseitig anzeigt, daß die Eingangsspannung höher als seine Vergleichsspannung ist, und der einem Vergleicher mit der nächsthöheren Vergleichs spannung benachbart ist, der anzeigt, daß die Ein gangsspannung niedriger als seine Vergleichsspan nung ist, von der Eingangsspannung subtrahiert und die sich ergebende Differenzspannung, gegebenen falls geeignet verstärkt, dem zweiten Parallelum setzer zugeführt. In one embodiment of the invention, the Ver becomes equal to voltage of that comparator, indicative of the output side, in that the input voltage is higher than its reference voltage, and is voltage adjacent to a comparator with the next highest comparison of the indicates that the A input voltage lower than its reference voltage- is subtracted from the input voltage and the resulting voltage difference, given if suitably amplified, fed to the second Parallelum setter.

Diese Ausgestaltung vermeidet Fehler, die beim Stand der Technik durch Abweichungen zwischen den Ein-Ausgangskennlinien des ersten Parallelumset zers und des (ersten) Digital-Analog-Wandlers ent stehen. This configuration avoids errors associated ent in the prior art by differences between the input-output characteristics of the first Parallelumset decomp and the (first) digital-to-analog converter.

In einer weiteren Ausgestaltung der Erfindung wird die Vergleichsspannung desjenigen Vergleichers, der ausgangsseitig anzeigt, daß die Eingangsspan nung höher als seine Vergleichsspannung ist, und der einem Vergleicher mit der nächsthöheren Ver gleichsspannung benachbart ist, der anzeigt, daß die Eingangsspannung niedriger als seine Ver gleichsspannung ist, als untere Bereichsbegren zungsspannung (untere Referenzspannung) des zweiten Parallelumsetzers verwendet, während die Vergleichsspannung des benachbarten Vergleichers mit der nächsthöheren Vergleichsspannung, der anzeigt, daß die Eingangsspannung niedriger als seine Vergleichsspannung ist, als obere Bereichsbe grenzungsspannung (obere Referenzspannung) des zweiten Parallelumsetzers verwendet wird. In a further embodiment of the invention, the comparison voltage of that comparator, which indicates the output side, that the input chip is voltage higher than its reference voltage, and which is adjacent to a comparator with the next higher Ver DC voltage, which indicates that the input voltage is lower than its Ver DC , as the lower Bereichsbegren wetting voltage (lower reference voltage) of the second parallel converter is used, while the comparison voltage of the adjacent comparator having the next higher reference voltage, indicating that the input voltage is lower than its reference voltage, as the upper Bereichsbe grenzungsspannung (upper reference voltage) of the second parallel converter is used ,

Diese Ausgestaltung vermeidet sowohl Fehler, die beim Stand der Technik durch Abweichungen zwischen den Ein-Ausgangskennlinien des ersten Parallelum setzers und des (ersten) Digital-Analog-Wandlers entstehen, als auch Fehler, die durch Abweichungen zwischen dem zum Ausgangssignal (Code) des ersten Parallelumsetzers gehörenden Intervall der Ein gangsspannung, repräsentiert durch die beiden oben angesprochenen Vergleichsspannungen, und dem korrekt umsetzbaren Eingangssignalbereich des zweiten Parallelumsetzers, repräsentiert durch dessen Bereichsbegrenzungsspannungen (Referenzspan nungen), entstehen. This configuration avoids both errors which arise in the prior art by differences between the input-output characteristics of the first Parallelum translator and the (first) digital-to-analog converter, as well as errors caused by differences between the to the output signal (code) of the first output voltage parallel converter associated with the interval A, represented by the two above-mentioned reference voltages, and the correct convertible input range of the second parallel converter, represented by the region limiting voltages (reference voltages tension) arise.

Damit lassen sich auch Teilbereichsumsetzer reali sieren, bei denen die Vergleichsspannungen des ersten Parallelumsetzers gewollt einer nichtlinea ren Kennlinie entsprechen, die zu verschiedenen Ausgangssignalen (Codes) des ersten Parallelumsetzers gehörenden Intervalle der Ein gangsspannung, repräsentiert jeweils durch die ent sprechenden beiden oben angesprochenen Vergleichs spannungen, also gewollt unterschiedlich breit sind. Thus, also leave portion converter reali Sieren in which the equivalent stresses of the first parallel converter wanted correspond to a non linea ren characteristic belonging to different output signals (codes) output voltage of the first parallel converter belonging intervals of the A, each represented by the ent speaking two above-mentioned comparison voltages, so willed have different widths.

Vorteilhaft ist das Entfallen des sonst bei Teilbe reichsumsetzern erforderlichen Digital -Analog-Um setzers und dessen Abgleichs. the elimination of the otherwise rich converters with Teilbe required Digital is advantageous -Analog-order setter and its balance.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen. Further advantageous embodiments of the invention will become apparent from the following description of exemplary embodiments. In der Zeichnung zeigen: In the drawing:

Fig. 1 eine Schaltung einer Ausgestaltung der Erfindung mit Parallelumsetzern; Fig. 1 shows a circuit of an embodiment of the invention with parallel converters;

Fig. 2 einen Teil einer Schaltung einer weiteren Ausgestaltung der Erfindung mit 1-Bit Umsetzern; Figure 2 shows a part of a circuit of a further embodiment of the invention with 1-bit converters. und and

Fig. 3 einen üblichen Teilbereichsumsetzer. Fig. 3 shows a typical portion converter.

Den Stand der Technik kennzeichnet der Teilbe reichsumsetzer entsprechend Fig. 3. Das analoge Eingangsspannung U1 wird in einem ersten 4-Bit-Pa rallelumsetzer F1 umgesetzt. The prior art indicates the Teilbe rich converter according to Fig. 3. The analog input voltage U1 is reacted rallelumsetzer in a first 4-bit Pa F1. Dessen 4-Bit-Ausgangs signal (Code) A0 bis A3 stellt erstens den höher wertigen Teil des gesamten Ausgangssignals A des Teilbereichsumsetzers dar und zweitens das Ein gangssignal des Digital-Analog-Umsetzers D. Das Ausgangssignal von D ist das analoge Signal U2. Its 4-bit output signal (code) A0 to A3 provides, first, the higher-quality portion of the total output signal A of the portion converter represents and secondly, the A output signal of the digital-to-analog converter D. The output signal from D is the analog signal U2. Im Subtrahierer S wird die Differenz U1-U2 gebildet und gegebenenfalls verstärkt als U3 dem zweiten 4-Bit-Parallelumsetzer F2 zugeführt, dessen 4-Bit-Aus gangssignal (Code) A4 bis A7 den niederwertige ren Teil des Ausgangssignals A darstellt. In the subtractor S the difference U1-U2 is formed, and optionally reinforced as U3 supplied to the second 4-bit parallel converter F2, the 4-bit For input signal (code) A4 to A7 represents the low-ren part of the output signal A.

Eine Schaltung einer Ausgestaltung der Erfindung ist in Fig. 1 dargestellt. A circuit of an embodiment of the invention is shown in FIG. 1. Sie weist einen ersten Parallelumsetzer PU1, einen zweiten Parallelumset zer PU2 und eine Auswahlschaltung RW1 für die Auswahl der Bereichsbegrenzungsspannungen (Refe renzspannungen) des zweiten Parallelumsetzers PU2 auf. It has a first parallel converter PU1, a second Parallelumset zer PU2 and a selection circuit for selecting the RW1 region limiting voltages (Refe rence voltages) of the second parallel converter to PU2.

Die Schaltung stellt einen erfindungsgemäßen Stufen-Parallel-Analog-Digital-Umsetzer dar, und zwar aus Gründen der einfacheren Darstellung mit zwei Parallelumsetzern mit nur jeweils 2 Bit Auflö sung. The circuit provides an inventive step-parallel analog-to-digital converter is, for reasons of simplicity with two parallel converters with only 2 bits resolu solution. Die Erweiterung auf mehr als zwei Stufen ist in einfacher Weise durch je einen zusätzlichen Pa rallelumsetzer und je eine zusätzliche Auswahl schaltung pro zusätzlicher Stufe realisierbar, die Erweiterung auf höhere Werte der Auflösung durch zusätzliche Widerstände im Teiler mit entsprechen den Vergleichern, Exklusiv-Oder-Gattern und Analog schaltern. The extension to more than two stages can be realized in a simple manner by a respective additional Pa rallelumsetzer and one each additional selection circuit for each additional stage, the extension to higher levels of resolution by additional resistors in divider with corresponding comparators, exclusive-OR gates switches and analog. Beide Erweiterungsmöglichkeiten sind kombinierbar, die Auflösung der verschiedenen Parallelumsetzer kann verschieden sein und muß nicht einen Wertebereich von 2 hoch n Werten liefern. Both expansion possibilities are combined, the dissolution of various parallel converter may be different and need not provide a range of values ​​of 2 n values.

Eingangsseitig sind an den ersten Parallelumsetzer PU1 die Bereichsbegrenzungsspannungen (Referenz spannungen) U0 entsprechend der unteren Bereichs grenze (untere Referenzspannung) und UR entspre chend der oberen Bereichsgrenze (obere Referenzspannung) sowie die umzusetzende Eingangs spannung U1 angelegt. are the input side to the first parallel converter PU1 the region limiting voltages (reference voltages) V0 corresponding to the lower range limit (lower reference voltage), and UR accordingly the upper range limit (upper reference voltage), and the reacted input applied voltage U1.

Durch den Teiler T1, bestehend aus einer Reihen schaltung der Widerstände R10 bis R13, des ersten Parallelumsetzers PU1 werden die Vergleichsspannun gen V1 bis V3 erzeugt, in den Vergleichern C11 bis C13 werden diese mit der Eingangsspannung U1 ver glichen. T1 by the divider consisting of a series of resistors R10 to R13, the first parallel converter circuit PU1 the Vergleichsspannun gen V1 to V3 are generated in the comparators C11 to C13, these are aligned ver with the input voltage U1. Die Eingangsspannung U1 wird in der darge stellten Schaltung nicht mit der Vergleichsspan nung V0, die U0 entspricht, verglichen, eine Bereichsunterschreitung damit nicht erkannt. The input voltage U1 is in the Darge circuit presented not with the comparison clamping voltage V0 that corresponds to U0, compared lest detected an underflow. Sie wird in der dargestellten Schaltung auch nicht mit der Vergleichsspannung V4, die UR entspricht, ver glichen, eine Bereichsüberschreitung damit auch nicht erkannt. It is in the circuit shown, not corresponding to the reference voltage V4, the UR, ver resembled a range exceeding therefore not recognized. Bei Bedarf können die beiden dafür erforderlichen Vergleicher in naheliegender Weise hinzugefügt und ausgewertet werden. If necessary, the two requisite comparator can be added in an obvious manner and evaluated.

Die Ausgänge der Vergleicher C11 bis C13 liefern ein logisches 1-Signal, wenn die Eingangsspannung am positiven Eingang (+) größer ist als die Ver gleichsspannung am negativen Eingang (-), sonst ein logisches 0-Signal. The outputs of the comparators C11 to C13 provide a logic 1 signal when the input voltage at the positive input (+) is greater than the Ver DC voltage at the negative input (-), otherwise a logical 0 signal.

Die Exklusiv-Oder-Gatter X11 und X12 werten jeweils die Ausgänge von zwei benachbarten Verglei chern aus, das Exklusiv-Oder-Gatter X10 den Ausgang des Vergleichers C11, das Exklusiv-Oder-Gatter X13 den Ausgang des Vergleichers C13. The exclusive-OR gates X11 and X12 in each case evaluate the outputs of two adjacent Verglei manuals from the exclusive-OR gates X10 to the output of the comparator C11, the exclusive-OR gates X13 to the output of the comparator C13.

Das Signal L0 hat den Zustand (logisch) 0, das Signal L1 den Zustand (logisch) 1, wenn der Analog- Digital-Wandler mit positivem Spannungsbereich UR < U0 betrieben wird, und umgekehrt. The signal L0 has the state (logical) 0, the signal L1 to the state (logic 1), when the analog to digital converter with a positive voltage range UR is operated <U0, and vice versa.

Die Ausgänge der Exklusiv-Oder-Gatter X10 bis X13, entsprechend den Ausgängen A10 bis A13, liefern ein (logisches) 1-Signal, wenn jeweils genau an einem Eingang ein (logisches) 1-Signal anliegt. The outputs of the exclusive-OR gates X10 to X13 corresponding to the outputs A10 to A13 provide a (logical) one signal when applied in each case precisely at an input of a (logical) 1 signal.

Zur Betrachtung der Funktion des ersten Parallel wandlers PU1 sei ohne Begrenzung der Allgemeinheit angenommen, daß U0 < V1 < U1 < V2 < UR, L1 = (logisch) 1 und L0 = (logisch) 0 seien. To view the function of the first parallel converter PU1 of generality, it is assumed without limitation that U0 <V1 <V1 <V2 <UR, L1 = (logic) are 1 and L0 = (logical) 0th Damit liefern der Vergleicher C11 ein (logisches) 1-Signal, die Vergleicher C12 und C13 jeweils ein (logisches) 0-Signal. Thus, the comparator C11 provide a (logical) 1 signal, the comparator C12 and C13 are each a (logical) 0 signal. Damit liefert nur das Exclusiv-Oder-Gatter X11 ein (logisches) 1-Signal; Thus providing only the exclusive-OR gates X11 a (logical) 1 signal; X10, X12 und X13 liefern (logische) 0-Signale. X10, X12 and X13 supply (logical) 0 signals.

Für jeden möglichen Eingangsspannungswert U1 liefert genau einer der Ausgänge A10 bis A13 ein (logisches) 1-Signal, das digitale Ausgangswert des ersten Parallelumsetzers liegt also in einer 1-aus-4-Codierung vor. For any input voltage value U1 exactly one of the outputs A10 to A13 in 1 signal a (logical), that the digital output value of the first parallel converter is a 1-of-4 encoding before. Er kann mit allgemein bekann ten Mitteln beispielsweise in einen 2-Bit-Binär-Code gewandelt werden und entspricht dann den beiden höherwertigen Bit des gesamten Ausgangssi gnals des Teilbereichsumsetzers. It can be changed with generally well-th means, for example, in a 2-bit binary code and then corresponds to the two high-order bits of the entire Ausgangssi gnals the subregion converter.

Die Auswahlschaltung RW1 weist (für 4 Werte ent sprechend 2 Bit) 8 Analogschalter S0 bis S7 auf. The selection circuit comprises RW1 (4 values ​​accordingly 2 bits) to 8 analog switches S0 to S7. Die Analogschalter schalten jeweils die an ihrem Analogeingang liegende Vergleichsspannung auf ihren Analogausgang, wenn an ihrem Steuereingang ein (logisches) 1-Signal anliegt. The analog switches each switch the lying at its analog input comparison voltage to its analog output, when a (logical) 1 signal is present at its control input. Die Pufferver stärker B0 und B1 puffern die ausgewählten Ver gleichsspannungen, um Rückwirkungen durch die Bela stung durch die Widerstände R20 bis R23 des Teilers T2 des Parallelumsetzers PU2 der zweiten Stufe zu vermeiden. The Pufferver more B0 and B1 Ver buffer the selected DC voltages in order to avoid interactions due to the loading load caused by the resistors R20 to R23 of the divider T2 of flash converter PU2 the second stage. Zur Vereinfachung der Schal tung kann auf die Pufferverstärker bei geschickter Wahl der Teilerwiderstände und/oder Verwendung zusätzlicher Analogschalter im Teiler gegebenen falls verzichtet werden. To simplify the scarf tung additional analog switch can given in the divider possible to omit the buffer amplifier with skillful selection of the divider resistors and / or use.

Jeweils nur eines der Exklusiv-Oder-Gatter X10 bis X13 liefert ein (logisches) 1-Signal, beispielswei se das Exklusiv-Oder-Gatter X11. Only one of the exclusive-OR gates X10 to X13 provides a (logical) 1 signal, beispielswei se, the exclusive-OR gate X11. Damit werden die Analogschalter S2 und S3 durchgeschaltet, an den beiden Ausgängen der Auswahlschaltung RW1 somit die Vergleichsspannungen V1 und V2 angelegt. Thus, the analog switch S2 and S3 turned on at the two outputs of the selection circuit RW1 thus the reference voltages V1 and V2 applied.

Der zweite Parallelumsetzer PU2 besteht entspre chend dem ersten Parallelumsetzer PU1 aus einem Teiler T2, den Vergleichern C21 bis C23 und den Ex klusiv-Oder-Gattern X20 bis X23, die entsprechend der Funktion der ersten Stufe die Ausgangssignale A20 bis A23 liefern. The second parallel converter PU2 is accordingly the first parallel converter PU1 from a divider T2, the comparators C21 to C23 and Ex clusively-OR gates X20 to X23 which supply corresponding to the function of the first stage, the outputs A20 to A23. Wenn keine weitere (dritte) Stufe vorgesehen werden soll, benötigt die zweite Stufe keine Auswahlschaltung. If no other (third) stage is to be provided, the second stage does not require any selection circuit.

Die Ausgangsspannungen der Auswahlschaltung RW1 der ersten Stufe stellen die Bereichsbegrenzungs spannungen (Referenzspannungen) des zweiten Paral lelumsetzers PU2 dar. Damit umfaßt der Bereich des zweiten Parallelumsetzers PU2 genau den Bereich der beiden dem Wert der Eingangsspannung am näch sten liegenden Vergleichsspannungen des ersten Pa rallelumsetzers PU1 auch bei (gewollt oder tole ranzbedingt) unterschiedlichen Werten der Widerstände R10 bis R13. The output voltages of the selection circuit RW1 the first stage represent the area limiting voltages (reference voltages) of the second Paral lelumsetzers PU2 are. Thus, the area of ​​the second parallel converter PU2 exactly covers the area of ​​the two comparison voltages of the first Pa rallelumsetzers PU1 the value of the input voltage at night vi most lying also at (intentionally or tole ranzbedingt) different values ​​of the resistors R10 to R13.

Diese Funktionsweise ist optimal geeignet zur Rea lisierung von Umsetzern mit Kennlinien mit Dynamik-Kom pression, wie sie beispielsweise in Telekommuni kationsnormen festgehalten sind, die insgesamt gekrümmt aus stückweise linearen Abschnitten zusam mengesetzt sind. This mode of operation is best suited for Rea capitalization of converters with characteristic lines with dynamic com pression as they are held cation standards, for example, in Telekommuni which are curved overall from piecewise linear portions quantitative sets together.

Vorteilhafterweise wird der nichtlineare Teil der Kennlinie durch Wahl der Widerstände des ersten Teilers T1 realisiert, die Widerstände des Teilers T2 werden zur Realisierung der linearen Kennlinien teile (möglichst) gleich groß gewählt. Advantageously, the non-linear part of the characteristic is realized by selection of the resistors of the first divider T1, T2, the resistors of the divider are parts for realizing the linear characteristics (if possible) is chosen equal.

Ein Auszug aus einer Schaltung einer weiteren vor teilhaften Ausgestaltung der Erfindung ist in Fig. 2 dargestellt. An excerpt from a circuit diagram of another part before embodiment of the invention is shown in Fig. 2. Dargestellt sind die beiden ersten Stufen eines n-stufigen Stufen-Analog- Digital-Umsetzers, der aus n gleichartigen Stufen bestehen kann, wobei n beliebig gewählt werden kann. Shown are the first two stages of an n-stage-stage analog to digital converter, which can consist of n identical stages, where n can be arbitrarily selected.

Die erste Stufe weist einen ersten 1-Bit-Analog-Digi tal-Umsetzer PU3 auf, der das höchstwertige Bit A0 des n-Bit-Ausgangssignals liefert, und eine erste Auswahlschaltung RW3 zur Auswahl der beiden Bereichsbegrenzungsspannungen für die zweite Stufe. The first stage comprises a first 1-bit analog to digi tal converter PU3 on which supplies the most significant bit A0 of the n-bit output signal, and a first selection circuit RW3 to the selection of the two field limiting voltages for the second stage.

Die zweite Stufe weist einen zweiten 1-Bit-Analog-Digi tal-Umsetzer PU4 auf, der das zweithöchste Bit A1 des n-Bit-Ausgangssignals liefert, und eine zweite Auswahlschaltung RW4 zur Auswahl der beiden Bereichsbegrenzungsspannungen für die dritte Stufe. The second stage has a second 1-bit analog to digi tal converter PU4 on which supplies the second highest bit A1 of the n-bit output signal and a second selection circuit RW4 to the selection of the two field limiting voltages for the third stage.

Die nachfolgenden in Fig. 2 nicht dargestellten n-2 Stufen sind entsprechend aufgebaut und liefern entsprechend Bit A2 bis An des n-Bit-Ausgangssi gnals. The following in Fig. 2 n-stages, not shown, 2 constructed in accordance with and provide corresponding bit A2 to An of the n-bit Ausgangssi gnals. Bei der n-ten Stufe kann die Auswahlschal tung entfallen, falls die Möglichkeit einer weitere Kaskadierung nicht gewünscht wird. In the n-th stage, the selection sound processing can be omitted if the possibility of a further cascading is not desired.

Die den Pufferverstärker B0 und B1 der Schaltung nach Fig. 1 funktionsmäßig entsprechenden Puffer verstärker B3 für die erste Stufe beziehungsweise B4 für die zweite Stufe der Schaltung nach Fig. 2 zur Pufferung der ausgewählten Vergleichsspannun gen werden bei dieser Ausgestaltung der Erfindung vorteilhafterweise vor den Analogschaltern angeord net, da grundsätzlich die durch Spannungsteilung gebildete Vergleichsspannung jeder der ersten bis n-1-ten Stufe in der jeweiligen Folgestufe verwen det wird. The buffer amplifier B0 and B1 of the circuit of Fig. 1 functionally corresponding buffer amplifier B3 for the first stage or B4 for the second stage of the circuit of Fig. 2 are gene for buffering the selected Vergleichsspannun angeord in this embodiment of the invention, advantageously before the analog switches net is because basically the comparison voltage formed by voltage dividing each of the first USAGE in the respective subsequent stage to n-1-th stage det.

Eingangsseitig sind an die erste Stufe die Be reichsbegrenzungsspannungen (Referenzspannungen) UR und U0, nötigenfalls gepuffert, sowie die umzu setzende Eingangsspannung U1 angelegt. Be the rich limit voltages (reference voltages) UR and U0, if necessary, buffered, and the converted input voltage U1 are applied to the input side, the first stage.

Im Teiler T3 des 1-Bit-Analog-Digital-Umsetzers PU3 der ersten Stufe wird die Referenspannungs differenz durch die Reihenschaltung der Widerstän de R30 und R31 geteilt und so die Vergleichsspan nung V31 erzeugt. In divider T3 of the 1-bit analog-to-digital converter PU3 the first stage the Referenspannungs difference is by the series circuit of the Widerstän de R30 and R31 divided and so the comparison clamping voltage V31 generated. Im Vergleicher C31 wird die Vergleichsspannung V31 mit der Eingangsspannung U1 verglichen. In the comparator C31, the reference voltage V31 is compared with the input voltage U1. Ist U1 größer als V31, so liefert der Vergleicher C31 (logisch) 1 als Ausgangssignal A0, sonst (logisch) 0. Der Pufferverstärker B3 puffert die Vergleichsspannung V31. U1 is greater than V31, the comparator delivers C31 (logical) 1 as output signal A0, otherwise (logically) 0. The buffer amplifier B3 buffers the reference voltage V31.

Die Auswahlschaltung RW3 weist vier Analogschalter S30 bis S33 auf. The selection circuit RW3 has four analog switches S30 to S33. Die Analogschalter S32 und S33 schalten jeweils die an ihrem Analogeingang liegen de Vergleichsspannung V31 bzw. V32 auf ihren An alogausgang, wenn an ihrem Steuereingang ein (logi sches) 1-Signal anliegt, die Analogschalter S30 und S31 schalten jeweils die an ihrem Analog eingang liegende Vergleichsspannung V30 bzw. V31 auf ihren Analogausgang, wenn an ihrem Steuerein gang ein (logisches) 0-Signal anliegt. The analog switches S32 and S33 each switch at its analog input are de comparison voltage V31 or V32 alogausgang on their On, when a (logi ULTRASONIC) is present a 1 signal at its control input, the analog switches S30 and S31 each switch the input lying on her analog comparison voltage V30 or V31 to its analog output, when a transition (logic) present a 0 signal at its Steuerein.

In der Auswahlschaltung RW3 werden bei A0 = 1 ent sprechend einer Eingangsspannung U1 des Stufen- Analog-Digital-Umsetzers, die größer als V31 ist und bei nicht übersteuertem Betrieb des Stufen- Analog-Digital-Umsetzers im Intervall zwischen V31 und V32 (V32 entspricht UR) liegt, V32 als obere Bereichsbegrenzungsspannung (obere Referenzspan nung) und V31 als untere Bereichsbegrenzungsspan nung (untere Referenzspannung) für die nachfolgende zweite Stufe ausgewählt. In the selection circuit RW3 are accordingly when A0 = 1 an input voltage U1 of the step analog-to-digital converter, which is greater than V31, and corresponds to non-overdriven operation of the step analog-to-digital converter in the interval between V31 and V32 (V32 UR) lies, V32 (as the upper range limiting voltage upper reference clamping voltage) V31 and voltage as the lower range limit tension (lower reference voltage) for the subsequent second stage selected. Entsprechend werden bei A0 = 0 entsprechend einer Eingangsspan nung U1 des Stufen-Analog-Digital-Umsetzers, die nicht größer als V31 ist und bei nicht untersteuer tem Betrieb des Stufen-Analog-Digital-Umsetzers im Intervall zwischen V30 (V30 entspricht U0) und V31 liegt, V31 als obere Bereichsbegrenzungsspannung (obere Referenzspannung) und V30 als untere Be reichsbegrenzungsspannung (untere Referenzspan nung) für die nachfolgende zweite Stufe ausgewählt. Accordingly, according to an input voltage-U1 at A0 = 0 of the stage analog to digital converter that is not larger than V31 and not under control system operation of the stage analog-to-digital converter in the interval between V30 (V30 corresponds to U0) and is V31, V31 as the upper range limit voltage (upper reference voltage) and V30 rich limit voltage lower than Be (lower reference clamping voltage) for the subsequent second stage selected.

Eingangsseitig sind an die zweite Stufe die durch die Auswahlschaltung RW3 der ersten Stufe ausge wählten Bereichsbegrenzungsspannungen (Referenz spannungen) V42 und V40 sowie die umzusetzende Ein gangsspannung U1 angelegt. are the input side to the second stage, the out by the selection circuit of the first stage RW3 selected region limiting voltages (reference voltages) V42 and V40 as well as the reacted An output voltage U1 applied.

Die Funktion der zweiten Stufe entspricht der der ersten Stufe. The function of the second stage corresponds to the first stage. Der Teiler T4 bildet die Vergleichs spannung V41, der Vergleicher C41 das zweithöchste Bit A1 des n-Bit-Ausganssignals des Stufen-Analog- Digital-Wandlers, die Auswahlschaltung RW4 wählt mittels der Analogschalter S40 bis S43 die Be reichsbegrenzungsspannungen (Referenzspannungen) für die dritte Stufe. The divider T4 constituting the comparison voltage V41, the comparator C41, the second highest bit A1 of the n-bit Ausganssignals the stage analog-digital converter, the selection circuit RW4 selected by means of the analog switches S40 to S43, the Be rich limit voltages (reference voltages) for the third Step.

Entsprechendes gilt für die nachfolgenden Stufen. The same applies to the subsequent stages. Lediglich bei der (letzten) n-ten Stufe kann auf die Auswahl von Bereichsbegrenzungespannungen für eine Folgestufe verzichtet werden. Only in the case of the (last) the n th stage can be dispensed with the selection of Bereichsbegrenzungespannungen for a subsequent stage.

Ein wichtiger Vorteil des erfindungsgemäßen Stufen- Analog-Digital-Wandlers im Vergleich zu einem Wandler nach dem Verfahren der sukzessiven Approxi mation liegt in der höheren erzielbaren Geschwin digkeit, da erstens die Umsetzungsgeschwindigkeit nicht von einem Takt abhängig ist und dadurch ver langsamt wird, und da zweitens bei hohen Änderungsgeschwindigkeiten des Eingangssignals U1 des Stufen-Analog-Digital-Umsetzers die höchstwer tigen Bit zu jedem Zeitpunkt dem Eingangssignal entsprechen, während beim Verfahren der sukzessi ven Approximation erst nach Start einer neuen Um setzung die höchstwertigen Bit neu gebildet werden. An important advantage of the step analog-to-digital converter according to the invention in comparison to a transducer according to the method of successive Approxi mation is the higher achievable Geschwin speed because, firstly, the reaction rate does not depend on a clock and is thereby slowed ver, and since Second, at high rates of change of the input signal U1 of the stage analog-to-digital converter the höchstwer term bit at each time correspond to the input signal, while new plementation the most significant bit must be formed in the process of sukzessi ven approximation only after the start of a. Dieser Vorteil kann besonders bei der Si gnalverarbeitung von Signalen mit starken Frequenz unterschieden von Bedeutung sein, wo beispielswei se bei hoher Signalfrequenz nur die Nulldurchgänge des Signals bedeutend sind, während bei niederer Signalfrequenz die genaue Phasenlage des Signals zu ermitteln ist. This advantage can be particularly in the Si gnalverarbeitung of signals with strong frequency differed important where beispielswei are significantly se at high signal frequency only the zero crossings of the signal while at low signal frequency the exact phase of the signal is to be determined.

Ein weiterer wichtiger Vorteil ist die auch bei relativ ungenauen Widerstandswerten der Teiler leicht erreichbare Monotonie der Wandlerkennlinie, während beim Verfahren der sukzessiven Approxima tion der zur Verwendung kommende Digital-Analog-Wand ler bei hohen Auflösungen sehr präzise sein muß und daher aufwendig herzustellen ist. Another important advantage is the easily achievable even with relatively inaccurate resistance values ​​of the divider monotonicity of the converter characteristic, whereas in the method of successive Approxima the future for use digital-to-wall tion ler at high resolutions must be very precise and is therefore expensive to manufacture.

Liste der Bezugszeichen List of reference numerals

U1 Eingangsspannung U1 input voltage
UR obere Referenzspannung UR upper reference voltage
U0 untere Referenzspannung U0 lower reference voltage
U2 Ausgangssignal von D U2 output signal from D
U3 Differenz U1-U2 U3 difference U1-U2
PU1, PU2 Parallelumsetzer PU1, PU2 parallel converter
PU3, PU4 1-Bit-Analog-Digital-Umsetzer PU3, PU4 1-bit analog-to-digital converter
F1, F2 4-Bit-Parallel-Umsetzer F1, F2 4-bit parallel converter
D Digital-Analog-Umsetzer D digital-to-analog converter
S Subtrahierer S subtractor
A Ausgangssignal A output signal
RW1, RW3, RW4 Auswahlschaltungen RW1, RW3, RW4 selection circuits
T1, T2, T3, T4 Teiler T1, T2, T3, T4 divider
R10, R11, R12, R13 Widerstände R10, R11, R12, R13 resistors
R20, R21, R22, R23 Widerstände R20, R21, R22, R23 resistors
R30, R31, R40, R41 Widerstände R30, R31, R40, R41 resistors
V0, V1, V2, V3, V4 Vergleichsspannungen V0, V1, V2, V3, V4 equivalent stresses
V30, V31, V32 Vergleichsspannungen V30, V31, V32 equivalent stresses
V40, V41, V42 Vergleichsspannungen V40, V41, V42 equivalent stresses
C11, C12, C13 Vergleicher C11, C12, C13 Comparator
C21, C22, C23 Vergleicher C21, C22, C23 Comparator
C31, C41 Vergleicher C31, C41 Comparator
S0, S1, S2, S3 Analogschalter S0, S1, S2, S3 analog switch
S4, S5, S6, S7 Analogschalter S4, S5, S6, S7 analog switches
S30, S31, S32, S33 Analogschalter S30, S31, S32, S33 Analog Switches
S40, S41, S42, S43 Analogschalter S40, S41, S42, S43 Analog Switches
B0, B1, B3, B4 Pufferverstärker B0, B1, B3, B4 buffer amplifier
X10, X11, X12, X13 Exklusiv-Oder-Gatter X10, X11, X12, X13 exclusive-OR gate
X20, X21, X22, X23 Exklusiv-Oder-Gatter X20, X21, X22, X23 exclusive-OR gate
A10, A11, A12, A13 Ausgänge A10, A11, A12, A13 outputs
A20, A12, A22, A23 Ausgänge A20, A12, A22, A23 outputs
A0, A1, A2, A3 Ausgänge A0, A1, A2, A3 outputs
A4, A5, A6, A7 Ausgänge A4, A5, A6, A7 outputs
L0, L1 (logische) Signale L0, L1 (logical) signals

Claims (3)

1. Verfahren zur Umsetzung einer analogen Eingangs spannung in ein Digitalsignal in zwei oder mehr Stufen, dadurch gekennzeichnet, daß zur Umsetzung verwendete Vergleichsspannungen einer Stufe als Bereichsbegrenzungsspannungen (Re ferenzspannungen) einer nachfolgenden Stufe verwen det werden. 1. A method for converting an analog input voltage to be det into a digital signal in two or more stages, characterized in that used for the reaction comparison voltages of a step (ferenz voltages Re) as a region limiting voltages of a subsequent stage USAGE.
2. Schaltungsanordnung zur Durchführung des Verfah rens nach Anspruch 1 mit einem ersten Parallel- Analog-Digital-Umsetzer und mindestens einem weite ren nachgeschalteten Parallel-Analog-Digital-Um setzer, dadurch gekennzeichnet, daß dem ersten Parallel-Analog-Digital-Umsetzer eine Auswahlschaltung zugeordnet ist, die aus den Vergleichsspannungen des ersten Parallel-Analog- Digital-Umsetzers die beiden mit der geringsten Spannungsdifferenz zur Eingangsspannung auswählt und daß diese ausgewählten Vergleichsspannungen als Bereichsbegrenzungsspannungen (Referenzspannun gen) des nachgeschalteten Parallel-Analog-Digital-Um setzers verwendet werden. 2. A circuit arrangement for the implementation of the procedure according to claim 1 with a first parallel analog-to-digital converter and at least one wide ren downstream parallel analogue-digital-order setter, characterized, in that the first parallel analog-to-digital converter, a is assigned to selection circuit the two selects from the equivalent stresses of the first parallel-to-analog-digital converter with the lowest voltage difference to the input voltage and that these selected reference voltages are used as the field limiting voltages (Referenzspannun gen) of the downstream parallel analogue-digital-order setter.
3. Schaltungsanordnung zur Durchführung des Verfah rens nach Anspruch 1 mit einem ersten 1-Bit-Analog-Digi tal-Umsetzer und mindestens einem weiteren nachgeschalteten 1-Bit-Analog-Digital-Umsetzer, dadurch gekennzeichnet, daß einem oder mehreren der 1-Bit-Analog-Digital-Um setzer jeweils eine Auswahlschaltung zugeordnet ist, die aus den beiden Bereichsbegrenzungsspannun gen (Referenzspannungen) und der dazwischen liegen den Vergleichsspannung des zugeordneten 1-Bit-Ana log-Digital-Umsetzers die beiden Spannungen mit der geringsten Spannungsdifferenz zur Eingangsspan nung auswählt und daß diese ausgewählten Ver gleichsspannungen als Bereichsbegrenzungsspannun gen (Referenzspannungen) des nachgeschalteten 1-Bit-Analog-Digital-Umsetzers verwendet werden. 3. A circuit arrangement for the implementation of the procedure according to claim 1 with a first 1-bit analog to digi tal converter and at least one further downstream 1-bit analog-to-digital converter, characterized in that one or more of 1-bit analog-to-digital to setter each is associated with a selection circuit which selects from the two Bereichsbegrenzungsspannun gene (reference voltages) and lie between the comparison voltage of the associated 1-bit Ana log-to-digital converter, the two voltages having the smallest voltage difference to the input voltage- selects and that these selected Ver DC voltages of the downstream 1-bit analog-to-digital converter are used as Bereichsbegrenzungsspannun gene (reference voltages).
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