DE2460897B2 - Parallel-rechenwerk fuer addition und subtraktion - Google Patents

Description

a) zur wahlweise durchführbaren Subtraktion ist eine Invertierschaltung (9) zur Invertierung der am Addenden/Subtrahenden-Eingang (2) anliegenden binär codierten Dezimalziffer vorgese- -> <> hen,

b) es ist eine erste Entscheidungsschaltung (7) mit einem Bedingungseingang (5) vorhanden, dessen Signale bei einem Additionsbefehl die Zuführung der am Addenden/Subtrahenden- i> Eingang (2) anliegenden binär codierten Dezimalziffer an den ersten Konstanten-Binäraddierer (8) und deren Addition zu der binären »6« veranlassen und dessen Signale bei einem Subtraktionsbefehl die Zuführung der am mi Addenden/Subtrahenden-Eingang (2) anliegenden binär codierten Dezimalziffer an die Invertierschaltung (9) und deren Invertierung veranlassen,

c) mit der Übertragschaltung (11) ist ein Bedin- π gungseingang (6) verbunden, dessen Signale bei einem Additionsbefehl die Übertragschallung (II) bei Beginn einer Rechenoperation auf »0« stellen und bei einem Subtraktionsbefehl auf »L«, -ti¹

d) die Addierschaltung (10) ist mit Eingängen (1, 16, 18) für die am Summanden/Minuenden-Eingang (1) anliegende binär codierte Dezimalziffer, das aus dem ersten oder zweiten Konstanten-Binäraddierer (8, 9) entnehmbare erste ti Zwischenergebnis und einen der Übertragschaltung (U) entnehmbaren Übertragswert (über 18) versehen, die in der Addierschaltung (10) zu einem zweiten Zwischenergebnis addiert werden, wobei ein neu entstehender Übertrag als >o Ausgangsübertrag in die Übertragschaltung

(11) eingespeichert wird,

e) es ist eine zweite Entscheidungsschaltung (12) mit einem Bedingungseingang (21) vorgesehen, dessen Signale bei einem in der Übertragschal- τ> tung (11) enthaltenen Ausgangsübertrag »0« die Zuführung des am Ausgang (19) der Addierschaltung (10) anliegenden zweiten Zwischenergebnisses an den zweiten Konstanten-Binäraddierer (13) und dessen Addition zu der binären t>o »10« veranlassen, deren Ergebnis an einen Ausgang (3) des Rechenwerkes in binärer Form als Endergebnis abgebbar ist, wobei die Signale des Bedingungseinganges (21) der zweiten Entscheidungsschaltung (12) bei einem in der ir> Übertragschaltung (11) enthaltenen Ausgangs-Ubertrag »L« die Abgabe des am Ausgang (19) der Addierschaltung (10) anliegenden zweiten Zwischenergebnisses an den Ausgang (3) des Rechenwerkes in binärer Form als Endergebnis veranlassen.

2. Parallel-Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß die inverterschaltung (9) aus einem dritten Konstanien-Binäraddierer zur Exklusiv-ODER-Verknüpfung einer binären »15« mit einer am Addenden/Subtrahenden-Eingang (2) anliegenden binär codierten Dezimalziffer besteht.

Die Erfindung betrifft ein Parallel-Rechenwerk gemäß Oberbegriff des Patentanspruchs I.

In Schaltungsanordnungen elektronischer Datenverarbeitungsanlagen sind für die Dezimalverarbeitung Binär-Addierschaltungen bekannt, mit denen im BCD-Code verschlüsselte Ziffern addiert und subtrahiert werden können. Die mit der Binär-Addierschaltung zusammenwirkende Schaltungsanordnung war so aufgebaut, daß bei Subtraktionen das ler-Komplement des Subtrahenden (im folgenden soll die nachstehende Begriffsbesximmung Gültigkeit haben: Minuend Subtrahend = Differenz; Summand + Addend = Summe) zum Minuenden und zu einem gegebenenfalls vorhandenen Eingangsübertrag aus der Verarbeitung der vorhergehenden Stelle addiert wurde, wobei vor Beginn einer Subtraktion eine I in die Übertragschaltung eingespeichert wurde. Durch Abfrage des Ausgangsübertrages wurde ermittelt, ob eine Korrektur des Ergebnisses erforderlich war. Betrug der binäre Ausgangsübertrag »0«, so mußte eine 6 (zur Korrektur der Pseudotetrade) subtrahiert werden, was wiederum durch Addition einer 10 erfolgte.

Bei Additionsaufgaben wurden die im BCD-Codu verschlüsselten Ziffern im Binäraddierer unter Berücksichtigung eines eventuellen Übertrages aus vorhergehend addierten Stellen addiert, und anschließend wurde das Ergebnis auf Pseudotetraden geprüft. Lagen Pseudotetraden vor, so mußte eine binäre 6 addiert werden. Auch mußten die Pseudotetraden in den Übertrag generiert werden.

Es ist außerdem ein Addierverfahren bekannt (DT-PS 8 61 476), bei dem zur Summe aus Summand, Addend und dem Wert »6« bei einem Ausgangsübertrag »0« der Wert »10« addiert wird. Zur Durchführung dieses Verfahrens findet ein Netzwerk Anwendung, das aus einer Vielzahl von Relais und Gleichrichterelementen zusammengesetzt ist.

D:i diese sehr aufwendige Schaltungsanordnung ausschließlich für Additionsaufgaben verwendbar ist, wird zusätzlich noch eine weitere Schaltungsanordnung zur Durchführung von Subtraktionsaufgaben erforderlich, wenn ein vollständiges Rechenwerk gebildet werden soll.

Aus der DT-AS 11 98 092 ist ein Rechenwerk für Addition und Subtraktion bekannt, das aus einem aus bistabilen Schaltelementen und logischen Schaltkreisen aufgebauten Netzwerk besteht. Additionen und Subtraktionen werden nach zwei verschiedenen, durch Bedingungseingänge vorwählbaren Verfahren durchgeführt, weshalb außer einer Addierschaltung auch eine Subtrahierschaltung und für nachfolgende Korrekturen neben einem Netzwerk zur Addition einer »6« auch noch ein solches zur .Subtraktion einer »6« erforderlich sind.

Auch hier handelt es sich daher um eine sehr komplizierte Schaltung, die zudem mit einer Verzögerungslinie arbeiten muß, weil es sich um ein Serien-Rechenwerk handelt, bei dem die Bits der Zifferntetraden nacheinander verarbeitet werden.

Der Erfindung liegt die Aufgabe zugrunde, ein Parallel-Rechenwerk zu schaffen, mit dem sich Additionen und Subtraktionen durchführen lassen, das einen einfachen Schaltungsaufbau aufweist und ausgangsseitig sowohl bei Addition als auch bei Subtraktion die gleiche Korrekturschaltung verwendet.

Diese Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale gelöst.

Der Vorteil der Erfindung besteht darin, daß bei dem eingangs genannten Rechenwerk für die Durchführung von Addition und Subtraktion ausgangsseitig die gleiche Korrekturschaltung und die Übertragschaltung auch für die Eingabe von Korrekturwerten verwendet wird.

Eine Weiterbildung des Gegenstandes des Anspruchs 1 ist im Unteranspruch gekennzeichnet.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend näher erläutert. Es zeigt

F i g. 1 ein Blockschaltbild eines ersten Ausführungsbeispielsund

Fig. 2 ein Blockschaltbild eines zweiten Ausführungsbeispiels.

Eine an sich bekannte Binär-Addierschaltung 10 steht mit einer Übertragschaltung 11 derart in Verbindung, daß über Datenwege 17, 18 Binärüberträge aus Rechenvorgängen, also entweder eine binäre 1 oder eine binäre 0, aus der Addierschaltung 10 in die Übertragschaltung 11 oder umgekehrt aus der Übertragschaltung 11 in die Addierschaltung 10 eingegeben werden können. Die Addierschaltung 10 ist mit einem ersten Operandeneingang 1 und mit einem zweiten Operandeneingang 16 versehen. Sie weist außerdem einen Eingang 5 auf, über den angegeben wird, ob die an den Eingängen 1 und 2 anliegenden Ziffern addiert oder ob die an Eingang 2 anliegende Ziffer von der an Eingang 1 anliegenden Ziffer subtrahiert werden soll. Die Übcrtragschaltung 11 weist weiterhin einen Eingang 6 auf, über den ein Übertragswert »1« oder »0« von außen eingespeichert werden kann. Schließlich weist die Schaltungsanordnung nach Fig. I zwei Ausgänge 3 und 4 auf, über die das Rechenergebnis in dieser Ziffernstelle (Ausgang 3) sowie ein eventueller Übertragswert für die nächste Ziffernstelle (Ausgang 4) ausgegeben werden.

Nachfolgend soll anhand zweier Ausführungsbeispie-Ie zunächst der Ablauf einer Ziffern-Subtraktion und darauf folgend der Ablauf einer Ziffern-Addition mit der gleichen Schaltungsanordnung erläutert werden.

Ziffern-Subtraktion: An Eingang 1 wird eine im BCD-Code verschlüsselte Ziffer, die den Minuenden des Rechenbeispicls bildet, und an Eingang 2 eine ebenfalls im BCD-Codc verschlüsselte Ziffer, die den Subtrahenden bildet, angelegt. Während die Bits des Minuenden unverändert an die Addierschaltung 10 gelangen, kommen die Bits des Subtrahenden an eine Entscheidungsstelle 7, wo aufgrund des über 5 anliegenden Befehles »Addition« bzw. »Subtraktion« eine Verzweigung auf den linken Datenweg 15 oder den rechten Datenweg 14 erfolgt. Da in diesem Beispiel ein .Subtraktionsbefehl über Leitung 5 anliegt, wird der Subtrahend an Schaltungsteil 9 weitergegeben, wo durch Inversion dessen ler-Komplcmcnt gebildet wird. Dies geschieht in einfacher Weise dadurch, daß zu ieder Binärstelle der Zifferntetrade eine binäre I addiert wird, wobei eventuell entstehende Überträge von einer Binärstelle (Bit) zur nächsten nicht berücksichtigt werden. Das so gebildete ler-Komplement des Subtra-

■. henden gelangt nun über Eingang 16 ebenfalls an die Addierschaltung 10.

Der Subtraktionsbefehl, aus dem bereits über Eingang 5 ein Entscheidungssignal gebildet wurde, bewirkt auch, daß über Eingang 6 in die Übertragschaltung 11 eine

κι binäre 1 eingespeichert wird. Dieser aucn »flüchtige 1« genannte Wert wird über Datenweg 18 in die Addierschaltung 10 eingegeben und zum Ier-Komplement des Subtrahenden hinzu addiert. Es entsteht dadurch das 2er-Komplement des Subtrahenden.

π Nunmehr werden die den Minuenden bildende Tetrade und die das 2er-Komplement des Subtrahenden bildende Tetrade in der Addierschaltung 10 addiert, ein eventuell entstehender Übertrag wird über Datenweg 17 als Ausgangsübertrag in die Übertragschaltung 11

jo eingespeichert, und das Ergebnis dieser Addition wird über Datenweg 19 an die Entscheidungsstelle 12 gegeben. Liegt über Signalweg 21, der mit dem Ausgang 20 der Übertragschaltung 11 in Verbindung steht, als Information an der Entscheidungsstelle 12 an, daß eine

_>"> binäre 1, also ein Ausgangsübertrag, in der Übertragschaltung 11 eingespeichert ist, so wird das Additionsergebnis dieser Ziffernstelle über Ausgang 3 als Endergebnis ausgegeben.
Ist jedoch in der Übertragschaltung eine binäre 0

κι enthalten, also kein Ausgangsübertrag vorhanden, so gelangt das Ergebnis aus der Addierschaltung 10 über Datenweg 22 an den Schaltungsteil 13, wo eine + 10 als Korrekturwert hinzu addiert wird. Die Addition einer + 10 entspricht im binären Zahlensystem (BCD-Code)

r. der Subtraktion einer 6. Nunmehr wird aus dem Schaltungsteil 13 über Ausgang 3 das korrigierte und damit korrekte Ergebnis der Subtraktion der an Eingang 2 angelegten Ziffer von der an Eingang 1 angelegten Ziffer ausgegeben.

in Schließlich kann über Ausgang 4 noch ein gegebenenfalls in Übertragschaltung 11 enthaltener Ausgangsübertrag aus der vorgenommenen Ziffernverrechnung entnommen werden, der zur Weiterverrechnung einer eventuell folgenden Ziffer benötigt wird.

Γ) Sollen dagegen zwei Ziffern addiert werden, so wird der Summand über Eingang 1 und der Addend über Eingang 2 eingegeben. Ein Befehl »Addition« bewirkt über Eingang 6, daß die Übertragschaltung auf »0« gestellt wird, und über Eingang 5, daß der Addend über

",(ι Datenweg 15 in den Schaltungsteil 8 gebracht wird. Das Setzen der Übertragschaltung 11 in 0 erfolgt selbstverständlich nur dann, wenn es sich um den Beginn einer Addition handelt. Ist dagegen bereits aus der Addition der nächst niedrigen Ziffernstelle ein Ausgangsübertrag

-,-> »1« vorhanden, so ist die Übertragsschaltung 11 über Eingang 6 auf »1« gesetzt. Im Schaltungsteil 8 wird zum Addenden eine 6 hinzu addiert. Das Ergebnis gelangt über Leitung 16 an die Addierschaltung 10, wo es zu Summand und über Datenweg 18 gegebenenfalls

wi eingegebenem Übertrag hinzu addiert wird.

Das Ergebnis gelangt — wie bereits bei der Subtraktion beschrieben — über Ausgang 19 an Entscheidungsstelle 12, ein entstandener Übertrag wird als Ausgangsübertrag über Daten weg 17 in die

h'i Übertragschaltung 11 eingespeichert. Die weitere Verarbeitung bis zur Ausgabe des Ergebnisses und eines eventuellen Übertragswertes erfolgt in der oben bereits beschriebenen Weise.

Im Beispiel der Fig. 1 waren die einzelnen Abläufe anhand getrennter Schaltungsteilc des Blockschaltbildes dargestellt. Für Subtraktionsabläufe mußte durch Inversion des Subtrahenden das ler-Komplcmeni gebildet werden, wozu ein Additionsvorgang erforderlich war; bei Addition mußte zu einem der Operanden — im Beispiel der Fig. 1 zum Addenden — eine »6« als Korrekturwert addiert werden. Da es sich in beiden Fällen um Additionsvorgänge handelt, können diese Aufgaben auch von der Additionssclialtung 10 übernommen werden. Sofern eine binäre 0 als Ausgangsübertrag in die Ubertragschaltung 11 eingespeichert worden ist, muß wiederum in beiden Fällen — Addition und Subtraktion — eine »10« als Korrekturwert hinzu addiert werden, um zum endgültigen Ergebnis zu gelangen. Auch dieser Additionsvorgang kann selbstverständlich von der Addierschaltung 10 durchgeführt werden.

Es würde dann, wie wohl ohne nähere Erläuterung verständlich ist, bei Additionen in einem ersten Durchlauf durch die binäre Addierschaltung 10 eine »6« zu einem der Operanden (Summand oder Addend) hinzu addiert werden. In einem zweiten Durchlauf würde in der Addierschaltung 10 der um 6 erhöhte Operand zu den verbliebenen Operanden und zu einem eventuell in der Übertragschaltung 11 stehenden Eingangsübertrag aus der Addition einer vorhergehenden Stelle hinzu addiert werden, ein neuer, nunmehr als Ausgangsübertrag wirkender, bei dieser Addition eventuell entstandener Übertragswert würde in das Übertragregister 11 eingespeichert werden, und falls der Ausgangsübertrag im Übertragspeicher 11 »0« beträgt, würde in einem dritten Durchlauf durch die Addierschaltung der Korrekturwert 10 hinzu addiert werden. In gleicher Weise würde sich auch eine Subtraktion durchführen lassen, bei der lediglich durch den Befehl »Subtrahieren« zu Beginn einer Rechnung die Übertragschaltung 11 auf 1 gesetzt und anstelle der 6 im ersten Durchlauf in jeder Binärstelle eine 1 addiert werden müßte.

Unter Zugrundelegung einer in dieser Art vereinfachten Schaltungsanordnung ist in Fig. 2 ein weiteres Ausführungsbeispiel dargestellt, bei dem zwei Ziffern gleichzeitig verarbeitet werden sollen, die also im BCD-Code durch 8 Bits dargestellt werden. Sie beinhaltet zwei Addierschaltungen 23 und 26, die jeweils eine aus vier Bits bestehende Ziffernstelle (Tetrade) verarbeiten können. Jede dieser Addierschaltungen 23, 26 stehen mit ihnen zugeordneten Übertragschaltungen 24, 27 in wechselseitiger Beziehung, so daß auch hier Überträge aus der Addierschaltung in die Übertrag-

1. Subtraktion: 81 -49 = 32

Minuend LOOO

Subtrahend OLOO

schaltung (23 in 24 bzw. 26 in 27) und in umgekehrte: Richtung (24 in 23 und 27 in 26) geleitet werden können.

Sollen zwei zweistellige Ziffern verarbeitet, beispicls weise addiert, werden, so werden die BCD-codiertct Ziffern der ersten zu verarbeitenden Stelle übci Eingänge 29 und 30 der Addicrschaltung 23 angeboten während die BCD-codierten Ziffern der zweiten Stelle über Eingänge 31 und 32 der Addierschallung 2f angeboten werden. Über Eingänge 33 wird die aus den Befehl »Addition« bzw. »Subtraktion« gewonnene Bedingung ebenfalls an die Schaltung gegeben. Würck es sich statt der ins Auge gefaßten Addition um eine Subtraktion handeln, so würde außerdem noch übei Eingang 34 die Übertragschaltung 24 auf 1 gcset/.i werden. Es werden dann in den Addicrschallungcn 21 und 26 die eingegebenen Ziffern in der ober beschriebenen Weise verarbeitet, wobei bei den gewählten Beispiel der Addition in einem erster Durchlauf in beiden Addicrschaltungen 23 und 26 dci Korrekturwert 6 zu einem der Operanden hinzu addier wird und in einem zweiten Durchlauf die Addition de« um 6 erhöhten Operanden mit dem verbliebener Operanden in den beiden Addierschaltungcn 23 und 2( erfolgt. Dabei wird ein eventuell aus der Addicrschaltung 23 über Datenweg 36 an die Ubertragschaltung 2Ί und über Datenweg 35 an die Ubertragschaltung 2/ gegebener Binärübertrag »I«, der aus der Addition dei Ziffern der ersten Stelle entstanden ist, über Dalcnwej 37 an die Addierschaltung 26 gegeben und dort mi verrechnet. Sollte auch bei dem Additionsvorgang in dei Addierschaltung 26 ein binärer Ausgangsübcrtraj entstehen, so gelangt er über Datenweg 37 in die Übertragschaltung 27. Es stehen dann die Überträge au: der Addierschaltung 23 in Übertragschaltung 24 und au: der Addierschaltung 26 in Überlragschaltung 27. Die Überträge werden In den Übertragschaltungcn 24 unc 27 nach ihrer Verarbeitung im zweiten Durchlauf eigen: zu dem Zweck gespeichert, um ein Kriterium dafür zi schaffen, ob in der zu Fig. 1 beschriebenen Weise gegebenenfalls in einem dritten Durchlauf durch die Addierschallungen 23 und 26 jeweils ein Korrekturwer »10« hinzu addiert werden muß, um das korrekte Ausgangsergebnis zu erhalten.

Aus dem Beispiel der Fig.2 ist ersichtlich, daß siel bei gleichzeitiger Verarbeitung zweier Ziffern die Ersparnis im Schaltungsaufwand bereits verdoppelt ohne daß der Zeitbedarf vergrößert wird.

Nachfolgend soll anhand dreier Rechenbeispiele dci Ablauf in der Schaltungsanordnung nach Fig.; verständlich gemacht werden.

0 0 0 L
LOOL

0	L	0	0
L	L	L	L
L	0	L	L
+ 0	0	0	0
+ L	0	0	0

Invertieren des Subtrahenden

ler-Komplement
Eingangsübertrag
Minuend

Übertrag,

zugl. Ausgabebedingung

Korrektur — 10

Ergebnis 0 0

0 0 L L

L	0	0	L
L	L	L	L
0	L	L	0
+ 0	0	0	L
+ 0	0	0	L

LOOO

U)J₁O
0 0 L 0

Eingänge 31 und 29
Eingänge 32 und 30

Aus Übertragschaltungen
27 und 24

In Übertragschaltungcn
27 und 24

An Ausgänge 28 und 25

2. Subtraktion: 35-24 = 11

Minuend 0 0 L L

Subtrahend 0_ 0 L 0

Invertieren des Subtrahenden 0

1er-Komplement LLOL

Eingangsübertrag 0 0 0 L ·

Minuend OQLL

0 0 0 L

Übertrag,

zugl. Ausgabebedingung

Korrektur —10 0

Ergebnis 0 0 0 L

OLOl. OLOO

U	L	0	0
L	L	L	L
L	0	L	L
0	0	0	L
0	L	0	L

0 0 L

0 0 L

Eingänge 31 und Eingänge 32 und

Aus Ubertragschaltungen 27 und

In Ubertragschaltungen 27 und

An Ausgänge 28 und

3. Addition: 93 + 62=155; die 1 des Ergebnisses steht in der Übertragschallung zur Verrechnung in der nächsten Stelle.

Summand
Addend

Addend
Korrektur -»-6

Summand
Eingangsübertrag

Übertrag,

zugl. Ausgabebedingung

Korrektur -► 10

LOOL OLLO

υ	L	L	0
+ 0	L	L	0
L	L	0	0
+ L	0	0	L
+ 0	0	0	0

OLOL 0
0

L L L 0

0 L 0 + 0 L L 0

L	0	0	0
+ 0	0	L	L
+ 0	0	0	0

OLOL LOLL

LO L 0 OLOL

Eingänge 31 und Eingänge 32 und

j Aus Übertragschaltungen \ 27 und

In Übertragschaltungen 27 und

An Ausgänge 28 und

Hierzu 1 Blatt Zeichnungen

709 584/333

Claims (1)

Patentansprüche:

1. Parallel-Rechenwerk für Addition und Subtraktion zweier binär in Tetraden verschlüsselter "> Dezimalzahlen mit einer Addierschaltung, einer mit dieser zusammenwirkenden Übertragschaltung und Korrekturschaltungen, mit einem ersten Konstanten-Binäraddierer zur Addition einer binären »6« zu einer am Addendeneingang anliegenden binär in codierten Dezimalziffer und einem zweiten Konstanten-Binäraddierer zur Addition des Wertes »10« zur Summe aus Summand, Addend und dem Wert »6« bei einem Ausgangsübertrag »0«, gekennzeichnet durch folgende Merkmale: ι ">