DE2446654B2 - Integrierte, programmierbare logikanordnung - Google Patents
Integrierte, programmierbare logikanordnungInfo
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Description
Die Erfindung bezieht sich auf eine integrierte programmierbare Logikanordnung, bei der eine UND
Matrix und eine ODER-Matrix mit einzelnen Gatterr vorgesehen sind, bei der in der UND-Matrix jeweils eir
Eingang mit einer Steuerleitung verbunden is: und be der mit jeweils einem Eingang jeweils ein Negatoi
verbunden ist, wobei dieser Negater eingangsseitig mi einer weiteren Steuerleitung verbunden ist und zu
Erzeugung des komplementären Eingangssignal vor gesehen ist, bei der für jedes Gatter sowohl in de
UND-Matrix als auch in der ODER-Matrix eim Auswahlleitung und eine Basisleitung vorgesehen sine
wobei die Auswahlleitung mit dem Versorgt;ngsspan
nungspotential verbindbar ist, bei der in der LIND-Ma
/ I
trix jeweils an den Überkreuzungspunkten zwischen jeweils einer Steuerleitung und jeweils einer Auswahileitung
programmiert entweder ein Schalttransistor oder kein Schalttransistor vorhanden ist, wobei ein an
einem Überkreuzungspunkt vorhandener Schalttransistör
mit seinem Gateanschluß mit einer zugehörigen Steuerleitung verbunden ist und wobei der Schalttransistor
einerseits mit einer zugehörigen Auswahlleitung eines Gatters und andererseits mit einer Basisleitung
verbunden ist, die mit einem weiteren Potential verbunden ist, wobei die Differenz aus dem Versorgungsspannungspotemial
und dem weiteren Potential der Versorgungsspannung entspricht und bei der in der
ODER-Matrix in entsprechender Weise an jeweils einem Überkreuzungspunkt zwischen jeweils einer
Steuerleitung und einer Auswahlleitung programmiert ein Schalttransistor oder kein Schalttransistor vorgesehen
ist. wobei ein vorgesehener Schalttransistor mit seinem Gateanschiuß jeweils mit der zugehörigen
Steuerleitung verbunden ist, wobei dieser Schalttransistör einerseits mit der Auswahlleitung eines Gatters, die
mit dem Versorgungsspannungspotential verbindbar ist und andererseits mit einer Basisleitung, die mit Masse
verbindbar ist, verbunden ist, wobei an jeweils einem Ausgang der ODER-Matrix jeweils ein getaktetes
Flipflop vorgeschaltet ist, und wobei Ausgänge dieser Flipflops milder UND-Matrix verbunden sind.
In der DT-OS 17 62 383, der DT-OS 14 62 855 und der
DT-OS 23 37 070 sind Logikanordnungen, die in einer Feldeffekttechnologie aufgebaut sind, beschrieben.
Dabei sind in den Logikanordnungen nach der DT-OS 14 62 855 und nach der DT-OS 23 37 070 jeweils die
Basisleitungen über einen Trenntransistor taktabhängig mil Massepotential verbunden. Außerdem sind die
Gatterleitungen über einen Lasttransistor taktabhängig mit dem Versorgungsspannungspotential verbunden.
Integrierte, programmierbare Logikanordnungen (programmable logic arrays, PLA) sind bekannt. Sie
bestehen aus zwei hintereinandergeschalteten, programmierbaren Gatterkollektiveri, einer UND- und
einer ODER-Matrix. Beispielsweise sind solche Anordnungen in der Veröffentlichung W. Carr & J. M iζe :
MOS/LSI design and application, McGraw-Hill Book Co., New York, 1972, S. 229-258 beschrieben. In der
Fig. 1 ist eine solche bekannte Logikanordnung ^5
dargestellt. Dabei besteht die UND-Matrix 01 aus einzelnen Gattern, wobei jedes Gatter wiederum aus
parallel geschalteten Schalttransistoren besteht. Jeweils ein Gateanschluß jeweils eines Schalttransistors ist mit
jeweils einer Steuerleitung verbunden. Beispielsweise bilden in der UND-Matrix 01 die Schalttransistoren 014
und 017 ein Gatter. Dabei ist der Schalttransistor 014 mit der Steuerleitung 0141, die mit dem Eingang Fi in
Verbindung steht, verbunden. Der Schaittransistor 017 ist mit der Steuerleitung 0171, die über den Negator 019
mit dem Eingang Ei in Verbindung steht, verbunden.
Einerseits liegen die Schalttransistoren 014 und 017 über die Leitung 0131 an Masse, andererseits sind sie mit der
Gatterleitung 0111 verbunden. Über den als Lasttransistor
geschalteten Lasttransistor 011 liegt die Versorgungsspannung Uod an der Gatterleitung 0111 an.
In der entsprechenden Weise sind einzelne Gatter in der ODER-Matrix 02 angeordnet.
Integrierte, programmierbare Logikanordnungen dieser Art haben den Nachteil, daß die Gatter der
Matrizes 01 und 02 bei einem der beiden möglichen Schaltzustände Ruheströme führen, wobei eine erhöhte
Verlustleistung und eine Verfälschung des logischen Pegels auftritt Außerdem sind Ladevorgänge über die
Lasttransistoren 011, 012, 021 und 022, da diese nicht
hinreichend niederohmig gemacht werden können, reiativ langsam und begrenzen daher die Arbeitsgeschwindigkeit
der Logikanordnung.
Die Aufgabe der Erfindung ist es, die oben angegebenen Nachteile des Standes der Technik zu
vermeiden und die Arbeitsgeschwindigkeit von integrierten, programmierbaren Logikanordnungen zu
optimieren.
Diese Aufgabe wird durch eine wie eingangs bereits erwähnte integrierte, programmierbare Logikanordnung
gelöst, die dadurch gekennzeichnet ist, daß in der UND-Matrix jeweils eine Auswahlleitung jeweils eines
Gatters über jeweils einen getakteten Lasttransistor mit dem Versorgungsspannungspotential verbindbar ist,
daß die Basisleitung des Gatters über einen getakteten Trenntransistor mit dem weiteren Potential verbindbar
ist, daß in der ODER-Matrix in entsprechender Weise jeweils eine Auswahlleitung jeweils eines Gatters über
jeweils einen getakteten Lasttransistor mit dem Versorgungsspannungspotential verbindbar ist, daß die
Basisleitung des Gatters über einen getakteten Trenntransistoi mit dem weiteren Potential verbindbar ist und
daß zwischen jeweils einem Ausgang der UND-Matrix und jeweils einem Eingang der ODER-Matrix jeweils
ein getaktetes Flipflop vorgesehen ist.
Ein wesentlicher Vorteil der Erfindung besteht darin, daß durch eine entsprechende Vorladung der Kapazität
der Gatterleitungen die langsamen Schaltvorgänge, wie sie beim Stand der Technik zum Aufladen dieser
Kapazitäten erforderlich sind, eleminien sind. Diese erfindungsgemäße Vorladung der Gatterkapazitäten
wird später noch genauer erläutert.
Ein weiterer Vorteil der erfindungsgemäßen Anordnung besteht darin, daß keine statischen Querströme
über Schalttransistoren und Lasttransistoren auftreten, weshalb die entsprechende Verlustleistung und die
durch die Querströme bedingte Restspannung an den Schalttransistoren als Störpegel entfallen.
Ein weiterer wesentlicher Vorteil der Erfindung besteht auch darin, daß die erfindungsgemäße Logikanordnung
wie ein zweistufiges Schieberegister organisiert ist, wobei die UND-Matrix der ersten und die
ODER-Matrix der zweiten Stufe angehört. Auf diese Weise werden die Stufenlaufzeiten etwa gleich, und für
die gesamte Steuerung reicht ein komplementäres Taktsignalpaar aus.
Nachfolgend wird die Erfindung anhand der Figuren und der Beschreibung näher erläutert.
Fig. 1 zeigt das Schaltbild einer integrierten, programmierbaren Logikanordnung des Standes der
Technik.
Fig. 2 zeigt das Schaltbild einer erfindungsgemäßen Logikanordnung in Einkanal-Technik.
Fig. 3 zeigt das Schaltbild einer erfindungsgemäßen Logikanordnung in einer Komplementär-Kanal-Technik.
Fig.4 zeigt das Taktprogramm zum Betrieb einer
erfindungsgemäßen Logikanordnung.
In der Fig. 2 ist eine Logikanordnung, die ir Einkanal-Technik aufgebaut ist, dargestellt. Beispielsweise
gehören die Schalttransistoren 14 und 17 zu derr ersten Gatter und die Schalttransistoren 15 und 16 zi
dem zweiten Gatter. Der Gateanschluß des Schalttran sistors 14 ist mit der Steuerleitung 141, der Gateanschluß
des Schalttransistors 17 mit der Steuerleitung 171 verbunden. Einerseits sind die Schalttransistoren de;
ersten Gatters mit der Basisleitung 121, andererseits mit der Auswahlleitung 111 verbunden. Die Schalttransistoren
des zweiten Gatters sind einerseits mit der Basisleitung 121 und andererseits mit der Auswahlleitung
131 verbunden. Die Auswahlleitung 111 bzw. 131 ist über den Lasttransistor 11 bzw. 13, in der aus der
Figur ersichtlichen Weise, mit dem Versorgungsspannungspotential Udo verbunden. Die Lasttransistoren
werden über ihre Gateanschlüsse durch den Takt Φ getaktet. Die Basisleitung 121 ist über den Trenntransistor
12 vorzugsweise mit Masse verbunden. Dabei wird der Trenntransistor 12 durch den an seinem Gateanschluß
anliegenden Takt Φ getaktet. Die Takte Φ und Φ sind zueinander invers, was bedeutet, daß die Lasttransistoren
11 und 13 leiten, wenn der Trenntransistor 12 sperrt und umgekehrt.
In der entsprechenden Weisr gehören in der ODER-Matrix 2 beispielsweise die Schalttransistoren 24
und 26 zu dem ersten Gatter und der Schalttransistor 25 zu dem zweiten Gatter. Einerseits sind die Schalttransistoren
eines Gatters mit einer Basisleitung und andererseits mit einer Auswahlleitung verbunden.
Beispielsweise sind die Schalttransistoren 24 und 26 des ersten Gatters mit der Basisleitung 221 und mit der
Auswahlleitung 211 verbunden. Der Schalttransistor 25 des zweiten Gatters ist einerseits mit der Basisleitung
221 und andererseits mit der Auswahlleitung 231 verbunden. Die Basisleitung 221 ist über den Trenntransistor
22, der über seinen Gateanschluß durch den Takt Φ steuerbar ist, mit vorzugsweise Masse verbunden. Die
Auswahlleitung 211 bzw. 231 ist vorzugsweise über den
Lasttransistor 21 bzw. 23, der über seinen Gateanschluß durch den Takt Φ steuerbar ist, mit dem Versorgungsspannungspotential
LOd verbunden. Jeweils ein Gateanschluß
eines Schalttransistors ist mit jeweils einer Steuerleitung verbunden. Beispielsweise sind die Schahtransistoren
24 und 25 über ihre Gateanschlüsse mit der Steuerleitung 241 und der Schalttransistor 26 über
seinen Gateanschluß mit der Steuerleitung 261 verbunden.
Es ist jeweils eine Auswahlleitung 111 bzw. 131 der UND-Matrix 1 über jeweils ein Flipflop 3 bzw. 4 mit
jeweils einer Steuerleitung 241 bzw. 261 der ODER-Matrix 2 verbunden. Dabei werden die Flipflops 3 und 4
durch den Takt Φ getaktet.
Jeweils eine Auswahlleitung 211 bzw. 231 der ODER-Matrix 2 ist über jeweils ein Flipflop 5 bzw. 6 mit
einem Ausgang A\ bzw. A2 verbunden. Dabei werden
diese Flipflops durch den Takt Φ getaktet
Für die erwähnten Flipflops ist es wesentlich, daß sie eine steuerbare Torschaltung am Eingang aufweisen.
Vorzugsweise kann es sich bei diesen Flipflops um die üblichen Stufen von Master-Slave-Flipflops handeln. Es
können auch dynamische Speicherstufen anstelle der Flipflops Verwendung finden.
Durch den symmetrischen Aufbau der Anordnung, bei der zu jeder Matrix eine Flipflop-Stufe gehört, wird
erreicht, daß die Stufenlaufzeiten gleich groß sind.
Vorzugsweise handelt es sich bei sämtlichen Transistoren der UND- und der ODER-Matrix um n-Kanal-Transistoren.
In der F i g. 3 ist eine Logikanordnung dargestellt, die
von der Anordnung der Schaltelemente her gesehen mit der Anordnung der F i g. 2 übereinstimmt Die Anordnung
nach der F i g. 3 ist jedoch in einer Komplementär-Kanal-Technik ausgeführt Dabei handelt es sich
beispielsweise in der UND-Matrix 10 bei den Lasttransistoren 110 und 130, die mit Auswahlleitungen verbunden
sind, um p-Kanal-Transistoren und bei dem Trenntransistor
120 und den Schalttransistoren um n-Kanal-Transistoren.
In der entsprechenden Weise handelt es sich in der ODER-Matrix bei den mit Auswahlleitungen
verbundenen Lasttransistoren 210 und 230 um p-Kanal-Transistoren
und bei dem Trenntransistor 220 und den Schalttramsistoren um n-Kanal-Transistoren.
Bei einer solchen Anordnung können die zueinander komplementären Lasttransistoren 110,130und 120 bzw.
210,230 und 220 durch einen gemeinsamen Takt Φ bzw.
Φ getaktet werden.
Ist in der UND-Matrix 10 das Signal Φ gleich 0, so ist der p-Kanal-Lasttransistor leitend und der n-Kanal-Trenntransistor
120 sperrt. Daraus resultiert, daß die Kapazität der Auswahlleitung 1101 auf Udd vorgeladen
wird. Ist das Signal Φ dagegen LOd, so arbeiten die
Gatter der Matrix 10 normal, was bedeutet, daß der Trenntransistor 120 leitend ist, daß der Lasttransistor
110 sperrt und daß an dem Ausgang P\ Masse anliegt, wenn wenigstens einer der Schalttransistorer 140 bis
170 des ersten Gatters leitend ist. Anderenfalls bleibt das Potential LOd erhalten. Im Falle eines periodischen
Taktes Φ treten demnach pro Periode je ein Lade- und ein Verknüpfungsvorgang auf.
,j Für den Ausgang P2 und für das zweite Gatter gilt in
entsprechender Weise das für den Ausgang P1 G esagte.
Ist in der ODER-Matrix 20 das Signal Φ" gleich 0. so ist
der p-Kanal-Lasttransistor 210 leitend und der n-Kanal-Trenntransistor
220 gesperrt. Daraus resultiert, daß die Kapazität der Auswahlleitung 210 auf LOd vorgeladen
wird. Ist das Potential Φ dagegen Udd, so arbeiten die Gatter der Matrix 20 normal, was bedeutet, daß der
Trenntransistor 220 leitend ist, daß der Lasttransistor 210 sperrt und daß an dem Ausgang P1' Masse anliegt,
wenn wenigstens einer der Schalttransistoren 240 bis 260 des ersten Gatters leitend ist. Anderenfalls bleibt
das Potential Udd erhalten. Im Falle eines periodischen Taktes Φ treten also auch in der ODER-Matrix 20 pro
Periode je ein Lade- und je ein Verknüpfungsvorgang auf.
Vorzugsweise werden alle Flipflops und die getakteten Transistoren mit dem selben komplementären
Taktpaar Φ und Φ zeitsynchron gesteuert.
Es soll nun im folgenden die Spielweise der
4j Gesamtschaltung nach der F i g. 3 erörtert werden.
Hierbei wird angenommen, daß die Eingangsinformation, die an den Eingängen £1 und E2 ankommt, ebenfalls
aus einer durch Φ bzw. Φ getakteten Quelle entstammt. Beispielsweise ist dies auch dann gegeben, wenn eine
Rückführung der Ausgangssignale der Matrix 20 über die strichlierten Leitungen 70 und 80 vorgenommen
wird. Der Eingang eines der Flipflops 30,40,50 und 60
steht zur Informationsübernahme offen, wenn das zugehörige Taktsignal dem Zustand Udo entspricht. Im
übrigen ist beim Zustand 0 der Eingang der Flipflops gesperrt, und die Flipflops speichern die zuletzt
übernommene Information.
Entsprechend der Fig. 4 sei eine periodische Taktfolge Φ und Φ angenommen. Dies bedeutet, daß
te zum Zeitpunkt J1 die durch den Takt Φ gesteuerten
Master-Stufen 30 und 40 eingangsseitig (Pi, P2) gesperrt
werden, wobei an den Ausgängen kein Informationswechsel stattfindet. Zugleich wird zu diesem Zeitpunkt
für die ODER-Matrix 20 der Verknüpfungsvorgang
eingeleitet Die p-Transistoren 210 und 230 werden
gesperrt und der n-Trenntransistor 220 wird leitend. Wenn also einer der Transistoren 240 bis 260 über die
Steuerleitungen 2401 bis 2601 leitend geschaltet ist, wird
am Ausgang /Y des ersten Gatters der Matrix 20 der
Zustand 0 herbeigeführt. Andernfalls bleibt, wenn sämtliche Schalttransistoren eines Gatters gesperrt
sind, der Zustand LOd. der durch den vorangegangenen
Ladevorgang herbeigeführt wurde, erhalten. Entspre- ^ chendes gilt für den Ausgang P2' und das damit
verbundene Gatter.
Ebenfalls zum Zeitpunkt fi werden die Gatter der
UND-Matrix vorgeladen, da Φ gleich 0 ist, und wie oben bereits beschrieben, die p-Lasttransistoren 110 und 130
leiten und der n-Trenntransistor 120 sperrt. An die Ausgänge Fi und F2 wird der Zustand Udd herbeigeführt
(Ladevorgang). Diese Information kann sich jedoch nicht fortpflanzen, da, wie ebenfalls bereits ausgeführt,
die Flipflops 30 und 40 eingangsseitig gesperrt werden.
Zum Zeitpunkt t2 wechseln alle Flipflops 30 bis 60 und
die Matrizes beider Stufen ihren Betriebszustand, wobei für die UND-Matrix Verknüpfung und für die
ODER-Matrix der Ladevorgang eingeleitet wird. Zu diesem Zeitpunkt müssen alle Eingangsinformationen
an den Eingängen E\ bis E2 der UND-Matrix 10
bereitstehen.
Zum Zeitpunkt h wiederholt sich das für t\ bereits
geschilderte Spiel, wobei die neue Information an die Ausgänge A\ bis A\ gelangt.
Da der Verknüpfungsvorgang der einen Matrix und der Ladevorgang der anderen Matrix jeweils synchron
ablaufen und da beide Vorgänge abgeschlossen sein müssen, bevor die nächste Arbeitsphase beginnt, wird
eine optimale Arbeitsgeschwindigkeit erreicht, wenn die Ladevorgänge zeitlich gleich lang oder kürzer als die
zugehörigen Verknüpfungsvorgänge sind. Dies läßt sich durch entsprechende Bemessung der Leitfähigkeiten
der getakteten Transistoren ohne weiteres erzielen.
Bei einer Weiterbildung der Erfindung werden parallel zu den Transistoren 110, 130, 210 und 230
hochohmige Widerstände angebracht, die jedoch die Spielweise der Schaltung und die genannten Vorteile
unbeeinträchtigt lassen. Mit Hilfe dieser Widerstände soll verhindert werden, daß im Falle eines Zustandes
LOd als Verknüpfungsergebnis, wobei der Gatterausgang
hochohmig ist, dieser ein definiertes Potential erhält und die Entladung der Leitungskapazitäten
verhindert wird.
Vorzugsweise wird die erfindungsgemäße Logikan Ordnung in einer MlS-Technik, insbesondere in einei
MOS-Technik auf isolierendem Substrat oder ir Massiv-Silizium aufgebaut.
Hierzu 3 Blatt Zeichnungen 609 551,
Claims (5)
1. Integrierte, programmierbare Logikanordnung, bei der eine UND-Matrix und eine ODER-Matrix
mit einzelnen Gattern vorgesehen sind, bei der in der UND-Matrix jeweils ein Eingang (£t bis £2) mit einer
Steuerleitung verbunden ist und bei der mit jeweils einem Eingang (£1 bis £2) jeweils ein Negator
verbunden ist, wobei dieser Negator ausgangsseitig mit einer weiteren Steuerleitung verbunden ist und
zur Erzeugung des komplementären Eingangssignals vorgesehen ist, bei der für jedes Gatter sowohl
in der UND-Matrix als auch in der ODER-Matrix eine AuswaMleitung und eine Basisleitung vorgese-
hen sind, wobei die Auswahlleitung mit dem Versorgungsspannungspotential verbindbar ist, bei
der in der UND-Matrix jeweils an den Überkreuzungspunkten zwischen jeweils einer Steuerleitung
und jeweils einer Auswahlleitung programmiert entweder ein Schalttransistor oder kein Schalttransistor
vorhanden ist, wobei ein an einem Überkreuzungspunkt vorhandener Schalttransistor mit seinem
Gateanschluß mit einer zugehörigen Steuerleitung verbunden ist und wobei der Schalttransistor
einerseits mit einer zugehörigen Auswahlleitung eines Gatters und andererseits mit einer Basisleitung
verbunden ist, die mit einem weiteren Potential verbunden ist, wobei die Differenz aus dem
Versorgungsspannungspotential und dem weiteren Potential der Versorgungsspannung entspricht und
bei der in der ODER-Matrix in entsprechender Weise an jeweils einem Überkreuzungspunkt
zwischen jeweils einer Steuerleitung und einer Auswahlleitung programmiert ein Schalttransistor
oder kein Schalttransistor vorgesehen ist, wobei ein vorgesehener Schalttransistor mit seinem Gateanschluß
jeweils mit der zugehörigen Steuerleitung verbunden ist, wobei dieser Schalttransistor einerseits
mit der Auswahlleitung eines Gatters, die mit dem Vetsorgungsspannungspotential verbindbar ist
und andererseits mit einer Basisleitung, de mit Masse verbindbar ist, verbunden ist, wobei an jeweils
einem Ausgang (P1' bis P2) der ODER-Matrix
jeweils ein getaktetes Flipflop vorgeschaltet ist, und ^5
wobei Ausgänge dieser Flipflops mit der UND-Matrix verbunden sind, dadurch gekennzeichnet,
daß in der UND-Matrix (1, 10) jeweils eine Auswahlleitung (111, 131, UOl, 1301) jeweils eines
Gatters über jeweils einen getakteten Lasttransistor (11,13, HO, 130) mit dem Versorgungsspannungspotential
verbindbar ist, daß die Basisleitung des Gatters über einen getakteten Trenntransisior (12,
120) mit dem weiteren Potential (121, 1201) verbindbar ist, daß in der ODER-Matrix (2, 20) in
entsprechender Weise jeweils eine Auswahlleitung (211, 231, 2101, 2301) jeweils eines Gatters über
jeweils einen getakteten Lasttransistor (21, 2:3, 210, 230) mit dem Versorgungsspannurigspotential verbindbar
ist, daß die Basisleitung (221) des Gatters über einen getakteten Trenntransistor (22) rrit dem
weiteren Potential verbindbar ist und daß zwischen jeweils einem Ausgang (Pi bis P2) der UND-Matrix
(1, 10) und jeweils einem Eingang (£1 bis S2) der
ODER-Matrix (2, 20) jeweils ein getaktetes Flipflop (3,4,30,40) vorgesehen ist.
2. Logikanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Logikanordnung in einer
Einkanal-Technik aufgebaut ist, wobei die in der UND-Matrix (1) an den Auswahlleitungen (111,131)
eines Gatters angeordneten Lasttransistoren (11,13) durch einen Takt Φ und die an den Basisleitungen
(121) des Gatters angeordneten Trenntransistoren (12) durch einen dazu inversen Takt Φ taktbar sind,
daß in der ODER-Matrix (2) die an den einzelnen Auswahlieitungen (211, 231) eines Gatters angeordneten
Lasttransistoren (21, 23) durch einen Takt Φ und die an den Basisleitungen (221) des Gatters
angeordneten Trenntransistoren (22) durch einen dazu inversen Takt Φ taktbar sind, daß die zwischen
den Ausgängen (Pi und P2) der Matrix (1) und den
Eingängen (£1' bis E2') der ODER-Matrix (2)
angeordneten Flipflops (3, 4) durch den Takt Φ und die an den Ausgängen (Pi' bis P2') der ODER-Matrix
(2) angeordneten Flipflops (5, 6) durch den Takt Φ taktbar sind(Fig. 2).
3. Logikanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Logikanordnung in einer
Komplementär-Kanal-Technik ausgeführt ist. daß
die Lasttransistoren (110,130) der UND-Matrix (10).
die an den Auswahlieitungen (1101.. 1301) eines Gatters angeordnet sind, und die Tr^nntransistorcn
(120) eier UND-Matrix (10), die an den Basisleitungen (1201) des Gatters angeordnet sind, durch einen
Takt Φ taktbar sind, daß die in der ODER-Matrix (20) an den Auswahlleitungen (2101, 2301) eines
Gatters angeordneten Lasttransistoren (210, 230) und die an den Basisleitungen (2201) des Gatters
angeordneten Trenntransistoren (220) durch einen zu dem Takt Φ inversen Takt Φ taktbar sind, daß die
zwischen den Ausgängen (P, bis P2) der UND-Matrix
(10) und den Eingängen (£1' bis £2') der ODER-Matrix (20) angeordneten Flipflops (30, 40)
durch den Takt Φ und die an den Ausgängen (/V bis P2') der ODER-Matrix (20) angeordneten llipflops
(50,60) du τη den Takt Φ taktbar sind (F i g. 3).
4. Logikanordnung nach einem der Ansprüche 1 bis 3. dadurch gekennzeichnet, daß in der UND-Ma
trix (1, 10) parallel zu den getakteten Lasttransistoren (11, 13, 110, 130), die mit den Auswahlieitungen
(111, 131, 1101, 1301) verbunden sind, und in der
ODER-Matrix (2, 20) parallel zu den getakteten Lasttransistoren (21, 23, 210, 230), die mit den
Auswahlleitungen (211, 231, 2101, 2301) verbunden sind, hochohmige Widerstände geschaltet sind.
5. Logikanordnung nach einem der Ansprüche 1 bis 4. dadurch gekennzeichnet, daß sie in einer
MIS-Technik aufgebaut ist.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742446654 DE2446654C3 (de) | 1974-09-30 | Integrierte, programmierbare Logikanordnung | |
| IT27626/75A IT1042852B (it) | 1974-09-30 | 1975-09-25 | Disposizione di circuiti logici integrata e programmabile |
| NL7511377A NL7511377A (nl) | 1974-09-30 | 1975-09-26 | Geintegreerde, programmeerbare logische inrichting. |
| GB39443/75A GB1528187A (en) | 1974-09-30 | 1975-09-26 | Integrated programmable logic circuits |
| FR7529740A FR2286559A1 (fr) | 1974-09-30 | 1975-09-29 | Dispositif logique integre et programmable |
| US05/617,963 US3974366A (en) | 1974-09-30 | 1975-09-29 | Integrated, programmable logic arrangement |
| BE160551A BE834024A (fr) | 1974-09-30 | 1975-09-30 | Dispositif logique integre et programmable |
| JP50118219A JPS6029254B2 (ja) | 1974-09-30 | 1975-09-30 | プログラム可能の集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742446654 DE2446654C3 (de) | 1974-09-30 | Integrierte, programmierbare Logikanordnung |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2446654A1 DE2446654A1 (de) | 1976-04-01 |
| DE2446654B2 true DE2446654B2 (de) | 1976-12-16 |
| DE2446654C3 DE2446654C3 (de) | 1977-07-28 |
Family
ID=
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0081317A1 (de) * | 1981-12-07 | 1983-06-15 | Kabushiki Kaisha Toshiba | Logische UND-ODER Schaltung |
| EP0093947A1 (de) * | 1982-04-27 | 1983-11-16 | Siemens Aktiengesellschaft | Programmierbare Logikanordnung |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0081317A1 (de) * | 1981-12-07 | 1983-06-15 | Kabushiki Kaisha Toshiba | Logische UND-ODER Schaltung |
| EP0093947A1 (de) * | 1982-04-27 | 1983-11-16 | Siemens Aktiengesellschaft | Programmierbare Logikanordnung |
Also Published As
| Publication number | Publication date |
|---|---|
| IT1042852B (it) | 1980-01-30 |
| DE2446654A1 (de) | 1976-04-01 |
| JPS5161256A (en) | 1976-05-27 |
| BE834024A (fr) | 1976-01-16 |
| JPS6029254B2 (ja) | 1985-07-09 |
| US3974366A (en) | 1976-08-10 |
| NL7511377A (nl) | 1976-04-01 |
| FR2286559A1 (fr) | 1976-04-23 |
| FR2286559B1 (de) | 1977-12-16 |
| GB1528187A (en) | 1978-10-11 |
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| E77 | Valid patent as to the heymanns-index 1977 |