DE2446654A1 - Integrierte, programmierbare logikanordnung - Google Patents
Integrierte, programmierbare logikanordnungInfo
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Description
AKTIENCtESELLSCHAFT München, den 30.9.1974
Berlin und München Wittelsbacherplatz
VPA 74/7208
Integrierte', programmierbare Logikanordnung
Die Erfindung "bezieht sich auf eine integrierte, programm.!erbare
Logikanordnung nach dem Oberbegriff des Patentanspruches
Solche integrierte, programmierbare Logikanordnungen (programmable
logic arrays, PLA) situ bekannt» Sie bestehen aus zwei hintereinander
geschalteten, programmierbaren Gatterkollektiven, einer UND- und einer ODER-Matrix. Beispielsweise sind solche
Anordnungen in der Veröffentlichung W. Carr & J. Filze: MOS/LSI design and application, McGraw-Hill Book Co., New York,
1972, S. 229 - 253 beschrieben. In der Pigur 1 ist eine solche bekannte Logikanordnung dargestellt. Dabei bestdt die UND-Matrix
01 aus einzelnen Gattern, wobei jedes Gatter wiederum aus parallel geschalteten Schalttransistoren besteht. Jeweils
ein Gateanschluß jeweils eines Schalttransistors ist mit .jeweils einer Steuerleiturig verbunden. Beispielsweise bilden in der
UND-Matrix 01 die Schalttranistoren 014 und 017 ein Gatter. Dabei
ist der Schalttransistor 014 mit der Steuerleitung 0141, die mit dem Eingang E^ in Verbindung steht, verbunden. Der Schalttransistor
017-.ist mit der Steuerleitung 0171? die über den
Negator 019 mit dem Eingang Ep in Verbindung steht, verbunden.
Einerseits liegen die Schalttransdsboren OH und 017 über die
Leitung 0131 an Masse, andererseits sind sie mit der Gatterleitung
0111 verbunden. Über den als Lasttransistor geschalteten Lasttransistor 011 liegt die Versorgungsspannung U7^ an der
Gatterleitung 0111 an.
In der entsprechenden Weise sind einzelne Gatter in der ODER-Matrix
02 angeordnet.
Integrierte, programmierbare Logikanordnungen dieser Art haben VPA 9/7-10/4122 vP/Htr 809814/0711
den Nachteil, daß die Gatter der Matrices 01 und 02 bei einem
der beiden möglichen Schaltzustande Ruheströme führen, wobei
eine erhöhte Verlustleistung und eine Verfälschung des logischen Pegels auftritt. Außerdem sind Ladevorgänge über die
Lasttransistoren 011, 012, 021 und 022, da diese nicht hinreichend niederohmig gemacht werden können, relativ langsam
und begrenzen daher die Arbeitsgeschwindigkeit der Logikanordnung.
Die Aufgabe der Erfindung ist es, die oben angegebenen Nachteile des Standes der Technik zu vermeiden.
Diese Aufgabe wird durch eine wie eingangs bereits erwähnte integriertef programmierbare Logikanordnung gelöst, die durch
die in dem Kennzeichen des Patentanspruches 1 aufgeführten Merkmale gekennzeichnet ist.
Ein wesentlicher Vorteil der Erfindung besteht darin, daß durch eine entsprechende Vorladung der Kapazität der Gatterleitungen
die langsamen Schaltvorgänge, wie sie beim Stand der lechnik
zum Aufladen dieser Kapazitäten erforderlich sind, eleminiert
sind. Diese erfindungsgemäße Vorladung der Gatterkapazifcäten
wird später noch genauer erläutert.
Ein weiterer Vorteil der erfindungsgemäßen Anordnung besteht
darin, daß keine statischen Querströme über Schalttransistoren
und Lasttransistoren auftreten, weshalb die entsprechende Verlustleistung und die durch die Querströme bedingte Restspannung
an den SchalttransJsfcoren als Störpegel entfallen.
Ein weiterer wesentlicher Vorteil der Erfindung besteht auch darin, daß die erfindungsgemäße Logikanordnung wie ein zweistufiges
Schieberegister organisiert ist, wobei die UIiD-Matrix
der ersten und die ODER-Matrix der zweiten Stufe angehört. Auf
diese V/eise werden die Stufenlaufzeiten etwa gleich, und für die gesamte Steuerung reicht ein komplementäres laktsignalpaar aus.
Nachfolgend wird die Erfindung anhand der Figuren und der Beschreibung
näher erläutert.
, , 809814/0711
VPA 9/710/4122
Die Figur 1 zeigt das Schaltbild einer integrierten, programmierbaren
Logikanordnung des Standes der Technik.
Die Figur 2 zeigt das Schaltbild einer erfindungsgemäßen Logikanordnung
in Einkanal-Technik.
Die Figur 3 zeigt das Schaltbild einer erfindungsgemäßen Logik»
anordnung in einer Komplementär-Kanal-Technik.
Die Figur 4 zeigt das Taktprogramm zum Betrieb einer erfindungsgemäßen
Logikanordnung.
Zu der Erfindung führten die folgenden Überlegungen. Bei den
bekannten Anordnungen des Standes der Technik werden die langsamen. ScbäLtvorgänge durch die Aufladung der Gatterleitungskapazitäten
über den Widerstand des Lasttransistors bedingt. Beispielsweise muß die Kapazität der Gatterleitung 0111 bei
entsprechenden Verknüpfungsvorgängen über den.Widerstand des
Transistors 011 geladen werden (Fig. 1). Bei der vorliegenden Erfindung wird dieser zeitraubende Aufladevorgang dadurch umgangen,
daß die Gatterleitungskapazatät über einen getakteten Lasttransistor vorgeladen wird. Dabei wird gleichzeitig, mit
der Hilfe eines ebenfalls getakteten Trenntransistors die
Masse von den Schalttransistoren abgetrennt, damit keine Querstraße
fließen. In dem anschließenden Verknüpfungsνorgang wird
der Lasttransisfcor gesperrt und der Trenntransistor leitend geschaltet. Dadurch wird erreicht, daß bei wenigstens einem
leitenden Schalttransistor die bereits vorgeladene Gatterkapazität
entladen wird, bzw. anderenfalls erhalten bleibt. Bei dem Verknüpfungsvorgang können somit nur die schnellen
Schaltvorgänge über Schalttransistoren auftreten.
In der Figur 2 ist eine erfindungsgemäße Logikanordnung, die in Einkanal-Technik aufgebaut ist, dargestellt. Beispielsweise
gehören die Schalttransistoren 14 und 17 zu dem ersten Gatter und die Sehalttransistoren 15 und 16 zu dem zweiten Gatter. Der
Gateanschluß des Schalttransistors 14 ist mit der Steuerleitung 1411 der Gateanschluß des SchalttransJsbors 17 mit der Steuerleitung
171 verbunden. Einerseits sind die Schalttransißtoren
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des ersten Gatters rait der Basisleitung 12, andererseits mit der Ausgangsleitung 111 verbunden. Die Schalttransistoren des
zweiten Gatters sind·einerseits mit der Basisleitung 121 und
andererseits mit der Ausgangsleitung 131 verbunden. Die Ausgangsleitung
111 bzw. 131 ist über den Lasttransistor 11 bzw. 13»
in der aus der Figur ersichtlichen Weise, mit dem Versorgungsspannungspotential
U-Qjj verbunden. Die Lasttransistoren werden
über ihre Gateanschlüsse durch den Takt j? getaktet. Die Basisleitung
121 ist über den Trenntransistqr 12 vorzugsweise mit
Masse verbunden. Dabei wird der Trenntransistor 12 durch den an seinem Gateanschluß anliegenden Takt 0 getaktet. Die Takte 0
und ^ sind zueinander invers, was bedeutet, daß die Lasttransistoren
11 und 13 leiten, wenn der Trenntransistor 12 sperrt und umgekehrt.
In der enisprechenden Weise gehören in der ODER-Matrix 2 bei™
spielsweise die Schalttransistoren 24 und 26 zu dem ersten Gatter und der Schalttransistor 25 zu dem zweiten Gatter.
Einerseits sind die Schalttransistoren eines Gatters mit einer Basisleitung und andererseits mit einer Ausgangsleitung verbunden.
Beispielsweise sind die Schalttransistoren 24 und 26 des ersten Gatters mit der Basisleitung 221 und mit der Ausgangsleitung
211 verbunden. Der Sehalttransistor 25 des zweiten
Gatters ist einerseits mit der Basisleitung 221 und andererseits mit der Ausgangsleitung 231 verbunden. Die Basisleitung 221
ist über den Trenntransistor 22, der über seinen Gateanschluß durch den Täü '$ steuerbar ist, mit vorzugsweise Masse verbunden.
Die Ausgangsleitung 211 bzw. 231 ist vorzugsweise über den Lasttransistor 21 bz\/. 23, der über seinen Gateanschluß durch
den Takt 0 steuerbar ist, mit dem Versorgungsspannungspotential %)D ver^un<3en· Jeweils ein Gateanschluß eines Schalttransistors
ist mit jeweils einer Steuerleitung verbunden. Beispielsweise sind die Schalttransistoren 24 und 25 über ihre Gateanschlüsse
mit der Steuerleitung 241 und der Schalttransistor 26 über seinen Gateanschluß mit der Steuerleitung 261 verbunden.
Erfindungsgemäß ist jeweils eine Ausgangsleitung 111 bzw. 131
der MD-Matrix 1 über jeweils ein Flipflop 3 bzw. 4 mit jeweils einer Steuerleitung 241 bzw. 261 der ODER-Matrix 2 verbunden.
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Dabei werden die Plipflops 3 und 4 durch den Takt 0 getaktet.
Jeweils eine Ausgangsleitung 211 bzw. 231 der ODER-Matrix 2 ist über jeweils ein Flipflop 5 bzw, 6 mit einem Ausgang A1 bzw. A2
verbunden. Dabei werden diese Plipflops durch den Takt ^ getaktet.
Für die erwähnten Flifflops ist es wesentlich, daß sie eine
steuerbare Torschaltung am Eingang aufweisen. Vorzugsweise kann es sin bei diesen Flipflops um die üblichen Stufen von
Master-Slave-Fljpflops handeln. Es können auch dynamische
Speicherstufen anstelle der Flipflops Verwendung finden.
Durch den erfindungsgemäßen symmetrischen Aufbau der Anordnung,
bei der zu jeder Matrix eine Flipflop-Stufe gehört, wird einsieht, daß die Stufenlaufzeiten gleich groß sind.
Vorzugsweise handelt es sich bei sämtlichen Transistoren der UND- und der ODER-Matrix um n-Kanal-Transistoren.
In der Figur 3 ist eine erfindungsgemäße Logikanordnung dargestellt,
die von der Anordnung der Schä-telemente her gesehen
mit der Anordnung der Figur 2 übereinstimmt. Die Anordnung nach der Figur 3 ist jedoch in einer Komplementär-Kanal-Technik
ausgeführt. Dabei handelt es sich beispielsweise in der UlTD-Matrix 10 bei den Lasttransistoren 110 und 130, die mit Ausgangsleitungen
verbunden sind,um p-Kanal-Transistoren und bei dem Trenntransistor 120 und den SchaLttransistoren um n-Kanal-Transistoren.
In der entsprechenden Weise hanfeit es sich in der
ODER-Matrix bei den mit Ausgangsleitungen verbundenen Lasttransistoren 210 und 230 um p-Kanal-Transistoren und bei dem
Trenntransistor 220 und den Schalttransistoren um n-Kanal-Transistoren.
Bei einer solchen Anordnung können die zueinander komplementären Lasttransistoren 110, 130 und 120 bzw. 210, 230 und 220 durch
einen gemeinsamen Takt 0 bzw. ^ getaktet werden.
Ist in der IMD-Matrix 10 das Signal 0 gleich 0, so ist der p-
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Kanal-Lasttransisbor leitend und der n-Kanal-Trenntransistor 120
sperrt. Daraus resultiert, daß die Kapazität der Ausgangsleitung 1101 auf Ujjjj vorgeladen wird. Ist das Signal 0 dagegen
ILy0, so arbeiten die Gatter der Matrix 10 normal, was bedeutet,
daß der Trenntransistor 120 leitend ist, daß der LasttransJs tor
110 sperrt und daß an dem Ausgang P., Masse anliegt, wenn
wenigstens einer der Schalttransistoren 140 bis 170 des ersten Gatters leitend ist. Anderenfalls bleibt das Potential U^ erhalten.
Im Falle eines periodischen Taktes 0 treten demnach pro Periode je ein Lade- und ein Yerknüpfungsvorgang auf.
Für den Ausgang P? und für das zweite Gatter gilt in entsprechender
Weise das für den Ausgang P^ Gesagte.
Ist in der ODER-Matrix 20 das Signal ^ gleich 0, so ist der
p-Kanal-Lasttransistor 210 leitend und der n~ICanal-Trenntransistor
220 gesperrt. Daraus resultiert, daß die Kapazität der Ausgangsleitung 210 auf U-^ vorgeladen wird. Ist das
Potential (? dagegen ÜVm» so arbeiten die Gatter der Matrix 20
normal, was bedeutet, daß der Trenntransistor 220 leitend ist, daß der lasttransistor 210 sperrt und daß an dem Ausgang P-. !
Masse anliegt, wenn wenigstens einer der ScteLttransistoren 240
bis 260 der ersten Gatters leitend ist. .Anderenfalls bleibt das Potential U,^ erhalten. Im Falle eines periodischen Taktes
ψ treten also auch in der ODER-Matrix 20 pro Periode je ein
Lade- und je ein Yerknüpfungsvorgang auf.
Vorzugsweise werden alle Flipflops und die getakteten Transistoren
mit dem selben komplementären Taktpaar 0 und $F zeitsynchron
gesteuert.
Es soll nun im folgenden die Spielweise der Gesamtschaltung nach
der Figur 3 erötert werden. Hierbei wird angenommen, daß die Eingangsinformation, die an den Eingängen E^ und Ep ankommt,
ebenfalls aus einer durch 0 bzw. $T getakteten Quelle entstammt.
Beispielsweise ist dies auch dann gegeben, wenn eine Rückführung der Ausgangssignale der Matrix 20 über die strichlierten
Leitungen 70 und 80 vorgenommen wird. Der Eingang eines der Flipflops 30, 40, 50 und 60 steht zur Informationsübernahrae offen,
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wenn äas zugehörige Taktsignal dem Zustand U-^ entspricht. Im
übrigen ist beim Zustand O der Eingang der Flipflops gesperrt
und die Flipflops speichern die zuletzt übernommene Information.
Entsprechend der Figur 4 sei eine periodische laktf olge 0 und .$>
angenommen. Dies bedeutet, daß zum Zeitpunkt t^ die durch den
Takt 0 gesteuerten Master-Stufen 30 und 40 eingangsseitig
(P.,, Pp) gesperrt werden, wobei an den Ausgängen kein
Informationswechsel stattfindet. Zugleich wird zu diesem Zeitpunkt
für die ODER-Matrix 20 der Verknüpfungsvorgang eingeleitet.
Die p-Transistoren 210 und 230 werden gesperrt und der n-Trenntransistor 220 wird leitend. Wenn also einer der
{Transistoren 240 bis 260 über die Steuerleitungen 2401 bis 2601 leitend geschaltet ist, wird am Ausgang P^· des ersten Gatters
der Matrix 20 der Zustand 0 herbeigeführt. Andernfalls bleibt, wenn sämtliche Schalttransistoren eines Gatters gesperrt sindder
Zustand Uj^, der durch den vorangegangenen ladevorgang
herbeigeführt wurde, erhalten. Entsprechendes gilt für den
Ausgang Pp1 und das damit verbundene Gatter.
Ebenfalls zum Zeitpunkt t^ v/erden die Gatter der IMD-Matrix
vorgeladen, da 0 gleich 0 ist, und wie oben bereits beschrieben, die p-Lasttransistoren 110 und 130 leiten und der n-iDrenntransistor
120 sperrt. An die Ausgänge P^ und Pp wird der
Zustand TL^ herbeigeführt (ladevorgang). Diese Information
kann sich jedoch nicht fortpflanzen, da·, wie ebenfalls bereits ausgeführt, die Flipflops 30 und 40 eingangsseitig gesperrt;
werden.
Zum Zeitpunkt tp wechseln alle Flipflops 30 bis 60 und die
Matrices beider Stufen ihren Betriebszustand, wobei für die UlTD-Matrix
Verknüpfung und für die ODER-Matrix der Ladevorgang eingeleitet wird. Zu diesem Zeitpunkt müssen alle Eingangsinformationen an den Eingängen E1 bis E2 der UUD-Matrix 10
bereitstehen.
Zum Zeitpunkt t* wiederholt sich das für t^ bereits geschilderte
Spiel, wobei die neue Information an die Ausgänge A1 bJsA^ gelangt.
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Da der Verknüpfungsvorgang der einen Matrix und der Ladevorgang
der anderen Matrix jeweils synchron ablaufen, und da beide Torgänge abgeschlossen sein müssen bevor die nächste
Arbeitsphase beginnt, wird eine optimale Arbeitsgeschwindigkeit erreicht, wenn die Ladevorgänge zeitlich gleich lang oder kürzer
\i±e die zugehörigen Verknüpfungsvorgänge sind. Dies läßt sich
durch entsprechende Bemessung der Leitfähigkeiten der getakteten Transistoren ohne weiteres erzielen. ·
Bei einer Weiterbildung der Erfindung werden parallel zu den Transistoren 110, 130, 210 und 230 hochohmige Widerstände angebracht,
die jedoch die Spielweise der Schaltung und die genannten Vorteile unbeeinträchtigt lassen«, Mit Hilfe dieser
Widerstände soll verhindert werden, daß im Falle eines Zustandes ILy0 als Verknüpfungsergebnis, wobei der Gatterausgang
hochohmig ist, dieser ein definiertes Potential erhält und die Entladung der Leitungskapazitäten verhindert wird.
Vorzugsweise wird die erfindungsgemäße Logikanordnung in einer
MIS-Tgchnik, insbesondere in einer MOS-Technik auf isolierendem
Substrat oder in Massiv-Silizium aufgebaut.
5 Patentansprüche
4 figuren
4 figuren
VPA 9/710/4122
$098-14/0711
Claims (5)
- Patent ansprücheIntegrierte,- programmierbare Logikanordnung, bei der eine UED-Matrix und eine ODER-Matrix mit einzelnen Gattern vorgesehen, sind, bei der in der UUD-Matrix jeweils ein Eingang E.J bis E2 mit einer Steuerleitung verbunden ist und bei der mit jeweils einem Eingang E^ bis E2 jeweils ein Uegator verbunden ist, wobei dieser Negator ausgangsseitig mit einer weiteren Steuerleitung verbunden ist und zur Erzeugung des komplementären Eingangssignals vorgesehen ist, bei der für jedes Gatter sowohl in der UHD-Matrix als auch in, der ODER-Matrix eine Auswahlleitung und eine Basisleitung vorgesehen sind, wobei die Auswahlleitung mit dem Yersorgungsspannungs— potential verbindbar ist,bei der in der TJHB-Matrix jeweils an den Überkreuzungspunkten zwischen jeweils einer Steuerleitung und jeweils einer Auswählteitung programmiert entweder ein Schalttransistor oder kein Schalttransistor vorhanden ist, wobei ein an einem Überkreuzungspunkt vorhandener Schalttransistor mit seinem Gateanschluß mit einer zugehörigen Steuerleitung verbunden ist und wobei der Schalttransistor einerseits mit einer zugehörigen Auswahlleitung eines Gatters und andererseits mit einer Basisleitung verbunden ist, die mit einem weiteren Potential verbindbar ist, wobei die Differenz aus dem Yersorgungsspannungspotential und dem weiteren Potential der Yersorgungsspannung entspricht und bei der in der ODER-Matrix in entsprechender Weise an jeweils einem Überkreuzungspunkt zwischen jeweils einer Steuerleitung und einer Auswahlleitung programmiert ein Schalttransistor oder kein Sehalttransistor vorgesehen ist, wobei ein vorgesehener Schalttransistor mit seinem Gateanschluß jeweils mit der zugehörigen Steuerleituiig verbunden ist, und wobei dieser Schalttransistor einerseits mit der Auswahlleitung eines Gatters, die mit dem Versorgungsspannungspotential verbindbar ist und andererseits mit einer:· Baäsleitung, die mit Masse verbindbar ists verbunden ist, dadurch g e k e η η zeichnet , daß in der UISD-Matrix (1, 10) jeweils eine Auswahlleitung (111, 131, 1101, 1501) jeweils eines Gatters über jeweils einen getakteten Lasttransistor (11, 13,6098U/0711 VPA 9/710/4122110, 150) mit dem Yersorgungsepannungspotential verbindbar ist, daß die Basisleitung des Gatters über einen getakteten Trenntransistor (12, 120). mit dem weiteren Potential (121, 1201) verbindbar ist, und daß in der ODER-Matrix (2, 20) in entsprechender Weise jeweils eine Auswahlleitung (211, 231, 2101, 2301) jeweils eines Gatters über jeweils einen getakteten Lasttransistor (21, 23, 210, 230) mit dem "Versorgungsspannungspotential verbindbar ist und daß die Basisleitung (221) des Gatters über einen getakteten Trenntransistor (22) mit dem weiteren Potential verbindbar ist, und daß zwischen jeweils einem Ausgang P1 bis P2 der UED-Matr±x (1, 10) und jeweils einem Eingang E^ bis B? der ODER-Ma trix (2, 20) jeweils ein getaktetes Flipflop (3, 4? 30, 40) vorgesehen ist, und daß an jeweils einem Ausgang P1 1 bis P2' der ODER-Matrix (2, 20) jeweils ein getaktetes Flipflop (5, 6, 50, 60) vorgesehen ist. (Pig. 2, Figur 3).
- 2. Logikanordnung nach Anspruch 1, dadurch g e k e η η zeichnet , daß die Logikanordnung in einer Einkanal-Teehnik aufgebaut ist, wobei die in der OTD-Matrix (1) an den Auswahlleitungen (111, 131) eines Gatters angeordneten Lasttransistoren (11, 13) durch einen Takt ^" und die an den Basisleitungen (121) des Gatters angeordneten Trenntransistoren (12) durch einen dazu inversen Takt 0 taktbar sind, daß in der ODER-Matrix (2) die an den einzelnen Auswahlleitungen (211, 231) eines Gatters angeordneten Lasttransistoren (21, 23) durch eine Takt 0 und die an den Basisleitungen (221) des Gatters angeordneten Trenntransistoren (22) durch einen dazu inversen Takt "ψ taktbar sind, daß die zwischen den Ausgängen P^ und P2 der TJMD-Matrix (1) und den Eingängen E1 1 bis E2 5 der ODER-Katriz (2) angeordneten Flipflops durch den Takt 0 und die an den Ausgängen P1' bis P2' der ODER-Matrix (2) angeordneten Flxpflops (5, 6) durch den Takt '$ taktbar sind (Fig» 2).
- 3. Logikanordnung nach Anspruch 1, dadurch g e k e η η zeichnet , daß die Logikanordnung in einer Komplementär-Kanal-Technik ausgeführt ist, daß die Lasttranästoren (11O3 I30) der UHD-Matrix (10), die an den Auswalilleitungen (1101, 1301) eines Gatter angeordnet sind und die Irenntransistoren (120) der UMD-Matrix (1) die an den Basis-6 0 9 8 14/071 1 VPA 9/7IO/4122leitungen (120) des Gatters angeordreb sind durch einen Takt 0 taktbar sind, daß die in der ODER Matrix (20) an den Ausvrahlleitungen (2101, 2301) eines Gatters angeordneten Lasttransistoren (210, 230) und die an den Basisleitungen (2201) des Gatters angeordneten Trenntransistoren (220) durch einen zu dem Takt 0 inversen Takt ^ taktbar sind, daß die zwischen den Ausgängen P., bis Pp äer tnro-Matrix (10) und den 'Eingängen E^' bis E2 1 der ODER-Matrix (20) angeordneten Flipflops (30, 40) durch den Takt 0 und die an den Ausgängen P^1 bis Pp1 der ODER-Matrix (20) angeordneten Flipflops (50, 60) durch den Takt $T taktbar sind.
- 4. Logikaiiordnung nach einem der Ansprüche 1 bis 3, daüurch ge kennzeichnet , daß in der mtD-Matrix (1, 10) parallel zu den getakteten Lasttransistoren (11, 13» 110, 130), die mit den Auswahlleitungen (111, 131, 1101, 1301) verbunden sind und in der ODER-Matrix (2, 20) parallel zu den getakteten Lasttransistoren (21, 23, 210, 230), die mit den Ausv/ahlleitungen (211, 231, 2101, 2301) verbunden sind, hochohmige Widerstände geschaltet sind.
- 5. Logikanordnung nach einem der Ansprüche 1 bis 4, dadurch ge kennzeichnet , daß sie in einer MIS-Technik aufgebaut ist.VPA 9/710/41226 0 9 8 U / 0 7 1 1
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742446654 DE2446654C3 (de) | 1974-09-30 | Integrierte, programmierbare Logikanordnung | |
| IT27626/75A IT1042852B (it) | 1974-09-30 | 1975-09-25 | Disposizione di circuiti logici integrata e programmabile |
| NL7511377A NL7511377A (nl) | 1974-09-30 | 1975-09-26 | Geintegreerde, programmeerbare logische inrichting. |
| GB39443/75A GB1528187A (en) | 1974-09-30 | 1975-09-26 | Integrated programmable logic circuits |
| FR7529740A FR2286559A1 (fr) | 1974-09-30 | 1975-09-29 | Dispositif logique integre et programmable |
| US05/617,963 US3974366A (en) | 1974-09-30 | 1975-09-29 | Integrated, programmable logic arrangement |
| BE160551A BE834024A (fr) | 1974-09-30 | 1975-09-30 | Dispositif logique integre et programmable |
| JP50118219A JPS6029254B2 (ja) | 1974-09-30 | 1975-09-30 | プログラム可能の集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742446654 DE2446654C3 (de) | 1974-09-30 | Integrierte, programmierbare Logikanordnung |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2446654A1 true DE2446654A1 (de) | 1976-04-01 |
| DE2446654B2 DE2446654B2 (de) | 1976-12-16 |
| DE2446654C3 DE2446654C3 (de) | 1977-07-28 |
Family
ID=
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2726094A1 (de) * | 1976-06-30 | 1978-01-12 | Ibm | Programmierbare logik in matrixanordnung |
| US4501977A (en) * | 1981-12-07 | 1985-02-26 | Tokyo Shibaura Denki Kabushiki Kaisha | AND-OR logic circuit including a feedback path |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2726094A1 (de) * | 1976-06-30 | 1978-01-12 | Ibm | Programmierbare logik in matrixanordnung |
| US4501977A (en) * | 1981-12-07 | 1985-02-26 | Tokyo Shibaura Denki Kabushiki Kaisha | AND-OR logic circuit including a feedback path |
Also Published As
| Publication number | Publication date |
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| FR2286559B1 (de) | 1977-12-16 |
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