DE2446654C3 - Integrierte, programmierbare Logikanordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine integrierte, programmierbare Logikanordnung, bei der eine UND-Miitrix und eine ODER-Matrix mit einzelnen Gattern vorgesehen sind, bei der in der UND-Matrix jeweils ein Eingang mit einer Steuerleitung verbunden ist und bei der mit jeweils einem Eingang jeweils ein Negator verbunden ist, wobei dieser Negator eingangsseitig mit einer weiterem Steuerleitung verbunden ist und zur Erzeugung des komplementären Eingangssignals vorgesehen ist, bei der für jedes Gatter sowohl in der UND-Matrix als auch in der ODER-Matrix eine Auswahlleitung und eine Basisleitung vorgesehen sind, wobei die Auswahlleitung mit dem Versorgungsspannungspotential verbindbar ist, bei der in der UND-Ma-

rjx jeweils an den Überkreuzungspunkten zwischen jeweils einer Steuerleitung und jeweils einer Auswahleitung programmiert entweder ein Schalttransistor _BCj,->r kein Schalttransistor vorhanden ist, wobei ein an einem Überkreuzungspunkt vorhandener Schalttransi- s stör mit seinem Gateanschluß mit einer zugehörigen Steuerleitung verbunden ist und wobei dor Schalttransistor einerseits mit einer zugehörigen Auswahlleitung eines Gatters und andererseits mit einer Basisleitung verbunden ist, die mit einem weiteren Potential verbunden ist, wobei die Differenz aus dem Versoreungsspannungspotential und dem weiteren Potential der Versorgungsspannun^ entspricht und bei der in der ODER-Matrix in entsprechender Weise an jeweils einem Überkreuzungspunkt zwischen jeweils einer ij Steuerleitung und einer Auswahlleitung programmiert ein Schalttransistor oder kein Schalttransistor vorgesehen ist, wobei ein vorgesehener Schalttransistor mit seinem Gateanschluß jeweils mit der zugehörigen Steuerleitung verbunden ist, wobei dieser Suhalttransistör einerseits mit der Auswahlleitung eines Gatters, die mit dem Versorgungsspannungspotential verbindbar ist und andererseits mit einer Basisleitung, die mit Masse verbindbar ist, verbunden ist, wobei an jeweils einem Ausgang der ODER-Matrix jeweils ein getaktetes Flipflop vorgeschaltet ist, und wobei Ausgänge dieser Flipflops mit der UND-Matrix verbunden sind.

In der DT-OS 17 62 383, der DT-OS 14 62 855 und der DT-OS 23 37 070 sind Logikanordnungen, die in einer Feldeffekttechnologie aufgebaut sind, beschrieben. Dabei sind in den Logikanordnungen nach der DT-OS 14 62 855 und nach der DT-OS 23 37 070 jeweils die Basisleitungen über einen Trenntransistor taktabhängig mit Massepotential verbunden. Außerdem sind die Gatlerleitungen über einen Lasuransistor taktabhängig mit dem Versorgungsspannungspotential verbunden.

Integrierte, programmierbare Logikanordnungen (programmable logic arrays, PLA) sind bekannt. Sie bestehen aus zwei hintereinandergeschalteten, programmierbaren Gatterkollektiven, einer UND- und einer ODER-Matrix. Beispielsweise sind solche Anordnungen in der Veröffentlichung W. C a r r & J. M i ζ e : MOS/LSI design and application, McGraw-Hill Book Co., New York, 1972, S. 229-258 beschrieben. In der Fig 1 ist eine solche bekannte Logikanordnung dargestellt. Dabei besteht die UND-Matrix 01 aus einzelnen Gattern, wobei jedes Gatter wiederum aus parallel geschalteten Schalttransistoren besteht. Jeweils ein Gateanschluß jeweils eines Schalttransistors ist mit jeweils einer Steuerleitung verbunden. Beispielsweise bilden in der UND-Matrix 01 die Schalttransistoren und 017 ein Gatter. Dabei ist der Schalttransistor mit der Steuerleitung 0141, die mit dem Eingang Ei in Verbindung steht, verbunden. Der Schalttransistor ist mit der Steuerleitung 0171, die über den Negator 019 mit dem Eingang E₂ in Verbindung steht, verbunden. Einerseits liegen die Schalttransistoren 014 und 017 über die Leitung 0131 an Masse, andererseits sind sie mit der Gatterleitung Olli verbunden. Über den als Lasttransistor geschalteten Lasttransistor 011 liegt die Versorgungsspannung U_DD an der Gatterleitung 0111 an.

In der entsprechenden Weise sind einzelne Gatter in der ODER-Matrix 02 angeordnet.

Integrierte, programmierbare Logikanordnungen dieser Art haben den Nachteil, daß die Gatter der Matrizes 01 und 02 bei einem der beiden möglichen Schaltzustände Ruheströme führen, wobei eine erhöhte Verlustleistung und eine Verfälschung des logischen Pegels auftritt. Außerdem sind Ladevorgänge über die Lasttransistoren 011, 012, 021 und 022, da diese nicht hinreichend niederohmig gemacht werden können, relativ langsam und begrenzen daher die Arbeitsgeschwindigkeit der Logikanordnung.

Die Aufgabe der Erfindung ist es, die oben angegebenen Nachteile des Standes der Technik zu vermeiden und die Arbeitsgeschwindigkeit von integrierten, programmierbaren Logikanordnungen zu optimieren.

Diese Aufgabe wird durch eine wie eingangs bereits erwähnte integrierte, programmierbare Logikanordnung gelöst, die dadurch gekennzeichnet ist, daß in der UND-Matrix jeweils eine Auswahlleitung jeweils eines Gatters über jeweils einen getakteten Lasttransistor mit dem Versorgungsspannungspotential verbindbar ist, daß die Basisleitung des Gatters über einen getakteten Trenntransistor mit dem weiteren Potential verbindbar ist, daß in der ODER-Matrix in entsprechender Weise jeweils eine Auswahlleitung jeweils eines Gatters über jeweils einen geiakteten Lasüransisior mit dem Versorgungsspannungspotential verbindbar ist, daß die Basisleitung des Gatters über einen getakteten Trenntransistor mit dem weiteren Potential verbindbar ist und daß zwischen jeweils einem Ausgang der UND-Matrix und jeweils einem Eingang der ODER-Matrix jeweils ein getaktetes Flipflop vorgesehen ist.

Ein wesentlicher Vorteil der Erfindung besteht darin, daß durch eine entsprechende Vorladung der Kapazität der Gatterleitungen die langsamen Schaltvorgänge, wie sie beim Stand der Technik zum Aufladen dieser Kapazitäten erforderlich sind, eleminiert sind. Diese erfindungsgemäße Vorladung der Gatterkapazitäten wird später noch genauer erläutert.

Ein weiterer Vorteil der erfindungsgemäßen Anordnung besteht darin, daß keine statischen Querströme über Schalttransistoren und Lasttransistoren auftreten, weshalb die entsprechende Verlustleistung und die durch die Querströme bedingte Restspannung an den Schalttransistoren als Störpegel entfallen.

Ein weiterer wesentlicher Vorteil der Erfindung besteht auch darin, daß die erfindungsgemäße Logikanordnung wie ein zweistufiges Schieberegister organisiert ist, wobei die UND-Matrix der ersten und die ODER-Matrix der zweiten Stufe angehört. Auf diese Weise werden die Stufenlaufzeiten etwa gleich, und für die gesamte Steuerung reicht ein komplementäres Taktsignalpaar aus.

Nachfolgend wird die Erfindung anhand der Figuren und der Beschreibung näher erläutert.

Fig. 1 zeigt das Schaltbild einer integrierten, programmierbaren Logikanordnung des Standes der Technik.

F i g. 2 zeigt das Schaltbild einer erfindungsgemäßen Logikanordnung in Einkanal-Technik.

F i g. 3 zeigt das Schaltbild einer erfindungsgemäßer Logikanordnung in einer Komplementär-Kanal-Tech nik.

Fig.4 zeigt das Taktprogramm zum Betrieb einei erfindungsgemäßen Logikanordnung.

i.i der Fig. 2 ist eine l.ogikanordnung, die ii Einkanal-Technik aufgebaut ist, dargestellt. Beispiels weise gehören die Schalttransisloren 14 und 17 zu den ersten Gatter und die Schalttransistoren 15 und 16 ζ dem zweiten Gatter. Der Gateanschluß des Schalltran sistors 14 ist mit der Steuerleitung 141, der Gateau Schluß des Schalttransistors 17 mit der Steuerleitung verbunden. Einerseits sind die Schahtransistoren de

ersten Gatters mit der Basisleitung 121, andererseits mit der Auswahlleitung 111 verbunden. Die Schalttransistoren des zweiten Gatters sind einerseits mit der Basisleitung 121 und andererseits mit der Auswahlleitung 131 verbunden. Die Auswahlleitung 111 bzw. 131 ist über den Lasttransistor U bzw. 13, in der aus der Figur ersichtlichen Weise, mit dem Versorgungsspannungspotential LOd verbunden. Die Lasttransistoren werden über ihre Gateanschlüsse durch den Takt <P getaktet. Die Basisleitung 121 ist über den Trenntransistor 12 vorzugsweise mit Masse verbunden. Dabei wird der Trenntransistor 12 durch den an seinem Gateanschluß anliegenden Takt Φ getaktet. Die Takte Φ und Φ sind zueinander invers, was bedeutet, daß die Lasttransistoren 11 und 13 leiten, wenn der Trenntransistor 12 sperrt und umgekehrt.

In der entsprechenden Weise gehören in der ODER-Matrix 2 beispielsweise die Schalttransistoren 24 und 26 zu dem ersten Gatter und der Schalttransistor 25 zu dem zweiten Gatter. Einerseits sind die Schalttransistoren eines Gatters mit einer Basisleitung und andererseits mit einer Auswahlleitung verbunden. Beispielsweise sind die Schalttransistoren 24 und 26 des ersten Gatters mit der Basisleitung 221 und mit der Auswahlleitung 211 verbunden. Der Schalttransistor 25 des zweiten Gatters ist einerseits mit der Basislcitung 221 und andererseits mit der Auswahllcitung 231 verbunden. Die Basisleitung 221 ist über den Trenntransistor 22, der über seinen Gateanschluß durch den Takt Φ steuerbar ist, mit vorzugsweise Masse verbunden. Die Auswahllcitung 211 bzw. 231 ist vorzugsweise über den Lasttransistor 21 bzw. 23, der über seinen Gateanschluß durch den Takt Φ steuerbar ist, mit dem Versorgungsspannungspotcntial L/p« verbunden. Jeweils ein Gateanschluß eines Schalttransislors ist mit jeweils einer Stcuerleitung verbunden. Beispielsweise sind die Schalttransistoren 24 und 25 über ihre Gateanschlüsse mit der Stcuerleitung 241 und der Schalttransistor 26 über seinen Gateanschluß mil der Stcuerleitung 261 verbunden.

Es ist jeweils eine Auswahllcitung 111 bzw. 131 der UND-Matrix 1 über jeweils ein Flipflop 3 bzw. 4 mit jeweils einer Stcucrleilung 241 bzw. 261 der ODER-Mntrix 2 verbunden. Dabei werden die Flipflops 3 und 4 durch den Takt Φ getaktet.

lcweils eine Auswahllcitung 211 bzw. 231 der ODER-Malrix 2 ist über jeweils ein Flipflop 5 bzw. 6 mit einem Ausgung Λ\ bzw. A₂ verbunden. Dabei werden diese Füpflops durch den Tnkt «F> getaktet.

Für die erwllhnicn HipHops ist es wesentlich, (luft sie eine steuerbare Torschaltung am Eingang aufweisen. Vorzugsweise kann es sich bei diesen Flipflops um die üblichen Stufen von Muslcr-Slave-Flipflops handeln, Es können auch dynamische Spcichcrstufcn anstelle der Flipflops Verwendung finden.

Durch den symmetrischen Aufbau der Anordnung, bei der zu jeder Matrix eine Flipflop-Slufc gehört, wird erreicht, dnß die Stufcnhuif/.chen gleich groß sind.

Vorzugsweise handelt es sich bei sämtlichen Transistoren der UND- und der ODER-Matrix um n-Kanal-Transistoren,

In der F i g. 3 ist eine Logikanordnung dargestellt, die von der Anordnung der Schaltelemente her gesehen mit der Anordnung der Fig, 2 übereinstimmt, Die Anordnung nach der I·' i g, J ist jedoch in einer Komplementär-ΚαηαΙ-Tcchnik ausgeführt, Dabei handelt es sich beispielsweise indcr UND-MaIrIx 10 bei den Lasllransi· HO und 1.30, die mit Auswahllcilungen verbunden sind, um p-Kanal-Transistoren und bei dem Trenntransistor 120 und den Schalttransistoren um n-Kanal-Transistoren. In der entsprechenden Weise handelt es sich in der ODER-Matrix bei den mit Auswahlleitungen j verbundenen Lasttransistoren 210 und 230 um p-Kanal-Transistoren und bei dem Trenntransistor 220 und den Schalttransistoren um n-Kanal-Transistoren.

Bei einer solchen Anordnung können die zueinander komplementären Lasttransistoren 110,130 und 120 bzw.

ίο 210,230 und 220 durch einen gemeinsamen Takt Φ bzw. Φ getaktet werden.

Ist in der UND-Matrix 10 das Signal Φ gleich 0, so ist der p-Kanal-Lasttransistor leitend und der n-Kanal-Trenntransistor 120 sperrt. Daraus resultiert, daß die Kapazität der Auswahlleitung 1101 auf Udo vorgeladen wird. Ist das Signal Φ dagegen LOo, so arbeiten die Gatter der Matrix 10 normal, was bedeutet, daß der Trenntransistor 120 leitend ist, daß der Lasttransistor 110 sperrt und daß an dem Ausgang Pi Masse anliegt, wenn wenigstens einer der Schalttransistorcn 140 bis 170 des ersten Gatters leitend ist. Anderenfalls bleibt das Potential LOd erhalten. Im Falle eines periodischen Taktes Φ treten demnach pro Periode je ein Lade- und ein Verknüpfungsvorgang auf.

Für den Ausgang Pj und für das zweite Gatter gilt in

entsprechender Weise das für den Ausgang P\ Gesagte.

Ist in der ODER-Matrix 20 das Signal Φ" gleich 0, so ist

der p-Kanal-Lasttransistor 210 leitend und der n-Kanal-Trcnntransistor 220 gesperrt. Daraus resultiert, daß die Kapazität der Auswahlleitung 210 auf LOo vorgeladen wird. Ist das Potential Φ" dagegen LW so arbeiten die Gatter der Matrix 20 normal, was bedeutet, daß der Trcnntransistor 220 leitend ist, daß der Lasttransistor 210 sperrt und daß an dem Ausgang P\ Masse anliegt, wenn wenigstens einer der Schalttransisiorcn 240 bis 260 des ersten Gatters leitend ist. Anderenfalls bleibt das Potential LOo erhalten, Im Falle eines periodischen Taktes <[' treten also auch in der ODER-Matrix 20 pro Periode je ein Lade- und je ein Verknüpfungsvorgant;

«o auf.

Vorzugsweise werden alle Flipflops und die getakteten Transistoren mit dem selben komplementären Taklpuai^/' und <F> zeitsynchron gesteuert.

Es soll nun im folgenden die Spielweisc der

^j Gcsamtschullung mich der Fig. 3 erörtert weiden. Hierbei wird angenommen, daß die Eingangsinformution, die an den Eingängen 1·\ und /;? ankommt, ebenfalls aus einer durch Φ bzw. «7> gctaklclcn Quelle entstammt. Beispielsweise ist dies »vieh dnnn gegeben, wenn eine Rückführung der Au.sgangssignnlc der Matrix 20 über die striehlicrten Leitungen 70 und 80 vorgenommen wird. Der Eingang eines der Füpflops 30,40, 50 und 60 steht zur Informationsübernahme offen, wenn das zugehörige Taktsignal dem Zustand Htm entspricht. Im

übrigen ist beim Zustund 0 der Eingang der Flipflops gesperrt, und die Flipflops speichern die zuletzt übernommene Information.

Entsprechend der Fig.4 sei eine periodische Taktfolge Ψ und Φ angenommen, Dies bedeutet, dal!

to zum Zeitpunkt f| die durch den Takt Φ gesteuerter Master-Stufen 30 und 40 cingangsseilig (/Ί, P_}) gcsperri werden, wobei an den Ausgängen kein informations wechsel stattfindet. Zugleich wird zu diesem Zeilpunk für die ODER-Malrix 20 der VcrknOpfungsvorgunf

eingeleitet, Die p-Trunsistorcn 210 und 230 werdet gesperrt und der n-Trcnntransistor 220 wird leitend Wenn also einer der Transistoren 240 bis 260 über dii Stetierleittingen 2401 bis 2601 leitend geschaltet ist, win

am Ausgang P\ des ersten Gatters der Matrix 20 der Zustand 0 herbeigeführt. Andernfalls bleibt, wenn sämtliche Schalttransistoren eines Gatters gesperrt sind, der Zustand LOo, der durch den vorangegangenen Ladevorgang herbeigeführt wurde, erhalten. Entsprechendes gilt für den Ausgang P₂ und das damit verbundene Gatter.

Ebenfalls zum Zeitpunkt fi werden die Gatter der UND-Matrix vorgeladen, da Φ gleich 0 ist, und wie oben bereits beschrieben, die p-Lasttransistoren 110 und 130 leiten und der n-Trenntransistor 120 sperrt. An die Ausgänge P\ und P₂ wird der Zustand LOd herbeigeführt (Ladevorgang). Diese Information kann sich jedoch nicht fortpflanzen, da, wie ebenfalls bereits ausgeführt, die Flipflops 30 und 40 eingangsseitig gesperrt werden.

Zum Zeitpunkt t₂ wechseln alle Flipflops 30 bis 60 und die Matrizes beider Stufen ihren Betriebszustand, wobei für die UND-Matrix Verknüpfung und für die ODER-Matrix der Ladevorgang eingeleitet wird. Zu diesem Zeitpunkt müssen alle Eingangsinformationen an den Eingängen Ei bis E₂ der UND-Matrix 10 bereitstehen.

Zum Zeitpunkt h wiederholt sich das für h bereits geschilderte Spiel, wobei die neue Information an die Ausgänge A\ bis A₁ gelangt.

Da der Verknüpfungsvorgang der einen Matrix und der Ladevorgang der anderen Matrix jeweils synchron ablaufen und da beide Vorgänge abgeschlossen sein müssen, bevor die nächste Arbeitsphase beginnt, wird eine optimale Arbeitsgeschwindigkeit erreicht, wenn die Ladevorgänge zeitlich gleich lang oder kurzer als die zugehörigen Verknüpfungsvorgänge sind. Dies läßt sich durch entsprechende Bemessung der Leitfähigkeiten der getakteten Transistoren ohne weiteres erzielen.

Bei einer Weiterbildung der Erfindung werden parallel zu den Transistoren HO, 130, 210 und 230 hochohmige Widerstände angebracht, die jedoch die Spielweise der Schaltung und die genannten Vorteile unbeeinträchtigt lassen. Mit Hilfe dieser Widerstände soll verhindert werden, daß im Falle eines Zustandes LOd als Verknüpfungsergebnis, wobei der Gatterausgang hochohmig ist, dieser ein definiertes Potentia erhält und die Entladung der Leitungskapazitäter verhindert wird.

Vorzugsweise wird die erfindungsgemäße Logikan Ordnung in einer MlS-Technik, insbesondere in einei MOS-Technik auf isolierendem Substrat oder ir Massiv-Silizium aufgebaut.

Hierzu 3 Blatt Zeichnungen 709630/:

Claims (5)

1. Patentansprüche:

   I. Integrierte, programmierbare Logikanordnung, bei der eine UND-Matrix und eine ODER-Matrix mit einzelnen Gattern vorgesehen sind, bei der in der UND-Matrix jeweils ein Eingang (£Ί bis £2) mit einer Steuerleitung verbunden ist und bei der mit jeweils einem Eingang (£| bis £2) jeweils ein Negator verbunden ist, wobei dieser Negator ausgangsseitig mit einer weiteren Steuerleiturig verbunden ist und zur Erzeugung des komplementären Eingangssignals vorgesehen ist, bei der für jedes Gatter sowohl in der UND-Matrix als auch in der ODER-Matrix eine Auswahlleitung und eine Basisleitung vorgesehen sind, wobei die Auswahlleitung mit dem Versorgungsspannungspotentiiil verbindbar ist, bei der in der UND-Matrix jeweils an den Überkreuzungspunkten zwischen jeweils einer Sieuerleitung und jeweils einer Auswahlleitung programmiert entweder ein Schalttransistor oder kein Schalttransistor vorhanden ist, wobei ein an einem Überkreuzungspunkt vorhandener Schalttransistor mit seinem Gateanschluß mit einer zugehörigen Steuerleitung verbunden ist und wobei der Schalttransistor einerseits mit einer zugehörigen Auswahlleitung eines Gatters und andererseits mit einer Basisleitung verbunden ist, die mit einem weiteren Potential verbunden ist, wobei die Differenz aus dem Versorgungsspannungspotential und dem weiteren Potential der Versorgungsspannung entspricht und bei der in der ODER-Matrix in entsprechender Weise an jeweils einem Überkreuzungspunkt zwischen jeweils einer Steuerleiturig und einer Auswahlleitung programmiert ein Schalttransistor oder kein Schalttransistor vorgesehen ist, wobei ein vorgesehener Schalttransistor mit seinem Gateanschluß jeweils mit der zugehörigen Steuerleitung verbunden ist, wobei dieser Schalttransistor einerseits mit der Auswahlleitung eines Gatters, die mit dem Versorgungsspannungspotential verbindbar ist und andererseits mit einer Basisleitung, die mit Masse verbindbar ist, verbunden ist, wobei an jeweils einem Ausgang (Pi' bis P₂') der ODER-Matrix jeweils ein getaktetes Flipflop vorgeschaltet ist, und wobei Ausgänge dieser Flipflops mit der UND-Matrix verbunden sind, dadurch gekennzeichnet, daß in der UND-Matrix (1, 10) jeweils eine Auswahlleitung (111, 131, 1101, 1301) jeweils eines Gatters über jeweils einen getakteten Lasttransistor (11,13,110,130) mit dem Versorgungsspannungspotential verbindbar ist, daß die Basisleitung des Gatters über einen getakteten Trenntransistor (12, 120) mit dem weiteren Potential (121, 1201) verbindbar ist, daß in der ODER-Matrix (2, 20) in entsprechender Weise jeweils eine Auswahlleitung (211, 231, 2101, 2301) jeweils eines Gatters über jeweils einen getakteten Lasttransistor (21, 23, 210, 230) mit dem Versorgungsspannungspotential verbindbar ist, daß die Basisleitung (221) des Gatters 6ο über einen getakteten Trenntransistor (22) mit dem weiteren Potential verbindbar ist und daß zwischen jeweils einem Ausgang (Pi bis P₂) der UND-Matrix (1, 10) und jeweils einem Eingang (£Ί bis E₂) der ODER-Matrix (2, 20) jeweils ein getaktetes Flipflop (3,4,30,40) vorgesehen ist.
2. 2. Logikanordnung nach Anspruch I, dadurch gekennzeichnet, daß die Logikanordnung in einer Einkanal-Technik aufgebaut ist, wobei die in de UND-Matrix (1) an den Auswahlleitungen (111,131 eines Gatters angeordneten Lasttransistoren (11,13 durch einen Takt <P und die an den Basisleitungei (121) des Gatters angeordneten Trenntransistorei (12) durch einen dazu inversen Takt Φ laktbar sind daß in der ODER-Matrix (2) die an den einzelner Auswahlleitungen (211, 231) eines Gatters angeord neten Lasttransistoren (21, 23) durch einen Takt 4 und die an den Basisleitungen (221) des Gatten angeordneten Trenntransistoren (22) durch einer dazu inversen Takt Φ taktbar sind, daß die zwischer den Ausgängen (Pi und P₂) der Matrix (1) und der Eingängen (Ei' bis E₂') der ODBR-Malrix (2 angeordneten Flipflops (3, 4) durch den Takt Φ unc die an den Ausgängen (Pi' bis P₂') der ODER-Matm (2) angeordneten Flipflops (5, 6) durch den Takt 3 taktbar sind (F ig. 2).
3. 3. Logikanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Logikanordnung in einer Komplementär-Kanal-Technik ausgeführt ist, daß die Lasttransistoren (110,130)der UND-Matrix (10) die an den Auswahlleitungen (1101, 1301) eines Gatters angeordnet sind, und die Trenntransistoren (120) der UND-Matrix (10), die an den Basisleitungen (1201) des Gatters angeordnet sind, durch einen Takt Φ taktbar sind, daß die in der ODER-Matrix (20) an den Auswahlleitungen (2101, 2301) eines Gatters angeordneten Lasttransistoren (210, 230) und die an den Basisleitungen (2201) des Gatters angeordneten Trenntransistoren (220) durch einen zu dem Takt Φ inversen Takt Φ taktbar sind, daß die zwischen den Ausgängen (Pi bis P₂) der UND-Matrix (10) und den Eingängen (Ei' bis E₂') der ODER-Matrix (20) angeordneten Flipflops (30, 40) durch den Takt Φ und die an den Ausgängen (P,' bis P₂) der ODER-Matrix (20) angeordneten Flipflops (50,60) durch den Takt <P taktbar sind (Fig. 3).
4. 4. Logikanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß in der UND-Matrix (1, 10) parallel zu den getakteten Lasttransistoren (11, 13, 110, 130), die mit den Auswahlleitungen (111, 131, 1101, 1301) verbunden sind, und in der ODER-Matrix (2, 20) parallel zu den getakteten Lasttransistoren (21, 23, 210, 230), die mit den Auswahlleitungen (211, 231, 2101, 2301) verbunden sind, hochohmige Widerstände geschaltet sind.
5. 5. Logikanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß sie in einer MIS-Technik aufgebaut ist.