DE2413012A1 - Verfahren zur zeitmultiplex-uebertragung von daten - Google Patents

Description

SIEMENS AKTIENGESELLSCHAFT München, den 1 8.MRZ 197 4 Berlin und München Wittelsbacherplatz 2

VPA 74/2015

Verfahren zur Zeitmultiplex-Übertragung von Daten.

Die Erfindung bezieht sich auf ein Verfahren zur Zeitmultiplex-Übertragur.g von Daten, wonach pro Zeitmultiplexrahmen insgesamt N Informationsbits und S Systembits übertragen werden. Dabei dienen die Systembits für systemeigene Funktionen*. Beispielsweise können als Systembits Synchronisierbits und/oder Paritätsbits übertragen werden. Die Informationsbits können auch als Nutzbits bezeichnet werden.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, mittels dessen eine Zeitmultiplexrahmen-Einphasung der empfangenen Informationsbits auch in dem Falle ermöglicht wird, wo kein Bitsynchronismus zwischen dem Zeitmultiplexsystem und der Übertragungsstrecke besteht. Die Erfindung bezweckt ferner eine Fehlerkorrektureinrichtung in das Zeitmultiplexsystem funktionell einzugliedern.

Erfindungsgemäß bildet eine erste Anzahl von S - S1 Systembits zusammen mit den N Informationsbits einen zusammenhängenden Block und eine zweite Anzahl von S1 Systembits besteht aus Leerbits ohne Informationsbelag. Außerdem werden zur Zeitmultiplexrahmen-Synchronisierung höchstens S - S1 Systembits verwendet und mit diesen S - S1 Systembits wird die Positionserkennung des Blocks und/oder die Synchronisierung einer Fehlerkorrektuteinrichtung bewirkt.

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Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren 1 bis 5 beschrieben, wobei in mehreren Figuren dargestellte gleiche Gegenstände mit gleichen Bezugezeichen gekennzeichnet sind.
Es zeigen:

Fig. 1 ein Datenübertragungssystem,
Fig. 2 Diagramme, die die zeitliche Lage der übertragenen

Synchronisierbits und Informationsbits kennzeichnen, Fig. 3 ein Ausführungsbeispiel einer empfangsseitigen Synchronisiereinrichtung ,

Fig. 4 eine sendeseitige Anlage eines Datenübertragungssystems mit einer Fehlerkorrektureinrichtung und Fig. 5 eine empfangsseitige Anlage eines Datenübertragungssystems mit Fehlerkorrektureinrichtung.

Fig. 1 zeigt die Datenquellen DQ1, DQ2, DQ3, beispielsweise Fernschreibteilnehmer, Fernschreibvermittlungen, Lochstreifenabtaster, Lochkartenabtaster, Als Datenquellen können grundsätzlich alle Datenverarbeitungsanlagen vorgesehen sein, einschließlich gesonderter Datenübertragungssysteme, deren räumliche Auedehnung in Zusammenhang mit der vorliegenden Erfindung unwesentlich ist. Zwecks einfacher Darstellung sind nur drei Datenquellen eingezeichnet, wogegen in der Praxis hunderte derartiger Datenquellen vorgesehen sein.können.

Die sendesettige Multiplexeinrichtung besteht aus den Kanaleinheiten KS1, KS2, KS3, aus dem Multiplexer M und der Synchronisiereinrichtung SSY. Die Daten der Datenquellen werden in den Kanaleinheiten zwischengespeichert, bevor eine Einphasung der einzelnen Bits vorgenommen wird. Der Multiplexer M verbindet zeitlich nacheinander die Ausgänge der Kanaleinheiten mit der sendeseitigen Synchronisiereinrichtung SSY. Wenn beispielsweise 240 Datenquellen und entsprechende Kanaleinheiten vorgesehen sind, kann die Zeitmultiplexrahmen-Eia-

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phasung derart vorgenommen werden, daß pro Zeitmultiplexrahmen einmal eine leitende Verbindung einer Kanaleinheit mit der Synchronisiereinrichtung SSY hergestellt und dabei je ein Bit-übertragen wird.

Fig« 2 zeigt schematisch das von der Synchronisiereinrichtung SSY abgegebene Signal A während der Dauer eines ersten Multiplexrahmens MR1 und eines darauffolgenden zweiten Multiplexrahmens MR2. Das Signal A beinhaltet während der beiden Multiplexrahmen MR1 bzw. MR2 mehrere Informationsbits IB1 bzw. ΪΒ2, mehrere .Synchronisierbits SB1 bzw. SB2 und ein oder mehrere Leerbits LB1 bzw. LB2. Beisp ielsweise kann je ein Leerbit, je zwölf Synchronisierbits und je 240 Informationsbits vorgesehen sein. Die Leerbits LB1, LB2 beinhalten keinerlei Information, sondern stellen eine Pause dar zwischen den Informationsbits IB1 eines ersten Multiplexrahmens MRt und den darauf folgenden Synchronisierbits SB2 des zweiten Multiplexrahmens MR2. Da die Daten im allgemeinen sowohl auf der Sendeseite als auch auf der Empfangsseite in einem vorgegebenen Bitrahmen übertragen werden, beträgt die Dauer der Pausen zwischen den Informationsbits IB1 und den darauffolgenden Synchronisierbits SB2 entweder die Dauer eines oder mehrerer Bits. Wenn die Daten sendeseitig und empfangsseitig nicht je in einem isochronen Bitrahmen übertragen werden, könnte der zeitliche Zwischenraum zwischen den Informationsbits IB1 und den Synchronisierbits SB2 eine beliebige analoge Größe sein. Es ist zweckmäßig, diese Dauer möglichst kurz zu bemessen. Im allgemeinen genügt es, ein einziges Leerbit LB2 zwischen die Informationsbits IB1 und die Synchronisierbits SB2 einzufügen.

Das Signal A wird der in Fig. 1 dargestellten Übertragungseinrichtung SU zugeführt und anschließend über die Übertragungsstrecke ST an die empfangsseitige Übertragungseinrichtung EU übertragen. Als sendeseitige bzw. empfangsseitige

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Übertragungseinrichtungen SU bzw. EU und entsprechende Übertragungsstrecken ST werden an sich bekannte Übertragungseinrichtungen vorausgesetzt, auf die nicht näher eingegangen wird.

. Der Ausgang der empfangsseitigen Übertragungseinrichtung EU ist an die empfangsseitige Multiplexeinrichtung angeschlossen, be-. stehend aus der empfangsseitigen Synchronisiereinrichtung ESY, aus dem empfangsseitigen Demultiplexer DM und aus den empfangsseitigen Kanaleinheiten KE1, KE2, KE3- In Fig. 2 ist schematisch das Signal B dargestellt, das die Synchronisiereinrichtung ESY an den Demultiplexer DM abgibt. Das Signal B enthält pro Multiplexrahmen MR3 bzw. MRA nur die Informationsbits IB1 bzw. IB2, die lückenlos aufeinanderfolgen. Die Ausgänge des Demultiplexers DM sind an je eine der Kanaleinheiten KE1 bzw. KE2 bzw. KE3 angeschlossen, die wieder eine Zwischenspeicherung der Daten bewirken, bevor sie an die entsprechenden Datensenken DS1 bzw. DS2 bzw. DS3 weitergeleitet werden. Als Datensenken können beispielsweise wieder Fernschreibteilnehmer, Fernschreibvermittlungen, Lochstreifenstanzer, Lochkartenstanzer vorgesehen sein. Es wäre grundsätzlich auch denk- · bar, daß als Datensenken einzelne Datenverarbeitungsanlagen und weitere Übertragungssysteme vorgesehen sind, deren räumliche Ausdehnungen im Zusammenhang mit der vorliegenden Erfindung belanglos sind.

Fig. 3 zeigt ausführlicher die auch in Fig. 1 schematisch dargestellte empfangsseitige Synchronisiereinrichtung ESY₁ bestehend aus dem Gatter G1, dem Schieberegister SR, der Logikschaltung LOG und aus der Steuerstufe ST. Das Signal A wird seriell in das Schieberegister SR derart eingeschoben, daß je eines der Synchronbits SB1 in je einer Stufe des Schieberegisters SR gespeichert ist. Das aus den einzelnen Synchronisierbits gebildete Synchronisierwort wird parallel in die Logikschaltung LOG eingegeben, die nur dann das Signal C abgibt, wenn das richtige Synchronisierwort der Logikschaltung zugeführt wird. Mit diesem Signal C wird einerseits das Gat-

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ter G1 derart gesteuert, das das Signal A und damit die Informationsbits IB1, dem Demultiplexer DM zugeführt werden und andererseits wird mit dem Signal C die Steuerstufe ST gestartet. Diese Steuerstufe wirkt dann auf den Demultiplexer DM derart ein, daß er zeitlich nacheinander alle sehe Schaltstellungen einnimmt. Die vom Gatter G1 abgegebenen Informationsbits werden dann zeitlich nacheinander über den Mittelkontakt des Demultiplexers DM den in Fig. 1 dargestellten Kanaleinheiten KE1, KE2, KE3 zugeführt.

Die Dauer ρ der in Fig. 2 dargestellten Pause zwischen den Informationsbits IB1 und den Synchronisierbits SB2 kann oberhalb einer Minimaldauer beliebig sein. Ytegen der Effektivität der Informationsübertragung wird die Pause im allgemeinen so kurz wie möglich bemessen.

Bei Rahmendauer T und einer sendeseitigen Dauer ρ der Pause ist die Minimaldauer dadurch bestimmt, daß

P T

df

ist, wobei der Ausdruck - ^- die relative Abweichung der Geschwindigkeit auf der Übertragungsstrecke von der des gesendeten Signals ist. Dadurch wird erreicht, daß auch auf der Empfangsseite keine Überlappung der Informaüonsbits IB1 und IB2 entsteht.

Falls die Pause zwischen den Informationsbits IB1 und den Synchronisierbits SB2 ein ganzzahliges Vielfaches von Signalelementen ist, dann beträgt diese Pause mindestens ein Signalelement und somit mindestens ein Bit bei einem binären Signal. Dies ist in den meisten Fällen ausreichend. Ist beispielsweise die Rahmenlänge T gleich der Dauer von 250 Bit, so erlaubt ein sendeseitiges Pausenbit einen relativen Geschwindigkeitsausgleich von

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der größer ist als die vorgegebenen Geschwindigkeitstoleranzen in Synchronsystemen. Bei einem Bit Pausenlänge auf der Sendeseite kann die Pausen länge auf der Empfangsseite entweder 0 oder 1 Bit oder 2 Bit betragen.

•Fig. 4 zeigt eine sendeseitige Anlage eines Datenübertragungssystems. Außer den bereits anhand der Fig. 1 beschriebenen Einrichtungen ist die Fehlerkorrektureinrichtung FECS und der Schrittaktgenerator STS vorgesehen. Die sendeseitige Übertragungseinrichtung SU gibt ein Taktsignal an die sendeseitige Synchronisiereinrichtung SSY ab. Die Synchronisiereinrichtung SSY gibt an den Multiplexer M und an die Fehlerkorrektureinrichtung FECS ein Rahmantaktsignal ab.

Fig. 5 zeigt eine empfangsseitige Anlage eines Datenübertragungssystems, das außer den bereits anhand der Fig. 1 beschriebenen Einrichtungen eine empfangsseitige Fehlerkorrek- ■ tureinrichtung FECE und einen empfangsseitigen Schrittaktgenerator STE enthält. Die empfangsseitige Übertragungseinrichtung EU gibt ein Schrittaktsignal an die empfangsseitige Synchronisiereinrichtung ESY ab, die ihrerseits einen Rahmentakt an die Fehlerkorrektureinrichtung FECE und an den Demultiplexer DM abgibt.

6 Patentansprüche
5 Figuren

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Claims (4)

1. Patentansprüche

   ν 1.) Verfahren zur Zeitmultiplex-Ub'ertragung von Daten, wonach pro Zeitmultiplexrahmen insgesamt N Informationsbits und S Systembits übertragen werden, dadurch gekennzeichnet, daß eine erste Anzahl von S - S1 Systembits (SB) zusammen mit den N Informationsbits (IB) einen • zusammenhängenden Block bilden, daß eine zweite Anzahl von S1 Systembits aus Leerbits ohne Informationsbelag besteht, daß zur Zeitmultiplexrahmen-Synchronisierung höchstens S - S1 Systembits verwendet werden und daß mit diesen S - S1 Systembits die Positionserkennung des Blocks und/oder die Synchronisierung einer Fehlerkorrektureinrichtung bewirkt wird. .
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zur Rahmensynchronisierung benutzten S - S1 Redundanzbits ein zusammenhängendes Synchronisierwort (SB) bilden, welches den N Informationsbits vorangestellt ist und daß die Positionserkennung des Synchronisierwortes zum Geschwindigkeitsausgleich im Gesamtbitstrom benutzt wird, wenn ein strenger Bitsynchronismus zwischen dem Zeitmultiplexsystem und der Übertragungsstrecke fehlt, indem fallweise die Anzahl der Leerbits verändert wird.
3. 3. Verfahren nach Anspruch 1, dadurch gekennzei ch η e t, daß ein einziges Leerbit vorgesehen ist (Flg. 2).
4. 4. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die empfangenen Daten (A) seriell in ein Schieberegister (SR) eingegeben werden, dag mindestens ebensoviele Speicherzellen enthält, als pro Zeitmultiplexrahmen Synchronisierbits (SB) übertragen werden, daß das Schieberegister (SR) parallel mit einer Logikschaltung (LOG)

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   verbunden ist, die nur dann ein Steuersignal (C) abgibt, falls ein Synchronisierwort im Schieberegister gespeichert ist, daß mit dem Steuersignal'(C) einerseits ein Gatter (G1) geöffnet und die empfangenen Informationsbits (IB) einen· . empfangsseitigen Multiplexschalter (EM) einer empfangsseitigen Multiplexeinrichtung zugeführt werden und andererseits mit dem Steuersignal (C) eine Steuerstufe (ST) gestartet . wird, die zeitlich nacheinander die einzelnen Schaltstellungen des empfangsseitigen Multiplexschalters (EM) einstellt (Fig. 3).

   Verfahren nach Anspruch 1,dadurch gekennzeichnet, daß auf der Sendeseite die von einem Multiplexer (M) abgegebenen Daten über eine Fehlerkorrektureinrichtung (FECS) und über eine sendeseitige Synchronisiereinrichtung (SSY) einer sendeseitigen Übertragungseinrichtung (SU) zugeführt werden und daß von der sendeseitigen Synchronisiereinrichtung (SSY) ein Rahmentaktsignal an den Multiplexer (M) und an die Fehlerkorrektureinrichtung (FECS) -, gegeben wird (Fig. 4).

   Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die mit einer empfangsseitig angeordneten Übertragungseinrichtung CEU) empfangenen Signale über eine empfangsseitig angeordnete Synchronisiereinrichtung (ESY) und eine empfangsseitig angeordnete Fehlerkorrektureinrichtung (FECE) einem empfangsseitig angeordneten Demultiplexer (DM) zugeführt werden und daß von der empfangsseitigen Synchronisiereinrichtung (ESY) ein Rahmentaktsignal an den Demultiplexer (DM) und an die empfangsseitige Fehlerkorrektureinrichtung (FECE) gegeben wird (Fig. 5)-

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