DE2363466A1 - Integrierte halbleiterschaltung und verfahren zu ihrer herstellung - Google Patents

Integrierte halbleiterschaltung und verfahren zu ihrer herstellung

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Description

  • Integrierte Halbleiterschaltung und Verfahren zu ihrer Herstellung Die Erfindung betrifft eine integrierte Speicheranordnung mit mehreren in einem Halbleitersubstrat angeordneten Speicherzellen, die je einen Feldeffekttransistor (FET) und einen dazu in Reihe geschalteten Kondensator aufweisen. Sie betrifft speziell Halbleiterschaltungen, die sowohl eine leitende Abschirmungsschicht zur Vermeidung parasitärer Oberflächeneffekte als auch eine weitere leitende Schicht mit Verbindungsleitungen für die einzelnen Schaltungselemente aufweist, wobei deren Herstellung unter Einhaltung sehr geringer Toleranzwerte möglichst ebene (planare) Strukturen ergeben soll. Als Anwendungsgebiet der Erfindung sind insbesondere Großspeicher für digitale Daten anzusehen.
  • Integrierte Halbleiterspeicher der oben angegebenen Art mit Feldeffekttransistoren sind schon verschiedentlich bekannt geworden. Eine derartige Anordnung sowie ein zugehöriges Verfahren zur Herstellung sind in der US-Patentschrift 3 387 286 beschrieben. Eine aus nur einem Transistor sowie einem Speicherkondensator bestehende Speicherzelle stellt naturgemäß eine sehr einfache Schaltungsanordnung dar. Obwohl die genannte Patentschrift bereits mehrere Jahre alt ist, ist jedoch erst jetzt die Fabrikationstechnik genügend fortgeschritten, um aus der Herstellung derartiger Anordnungen Vorteil ziehen zu können.
  • So beschreibt die US=Påtentschrift 3 475 234 ein Verfahren zur sogenannten "selbstregistrierenden" Herstellung von Gate-Elektroden, in welchem eine leitende Schicht gleichzeitig als Gate-Elektrode eines FET's und als Diffusionsmaske bei der Herstellung der FET-Zonen (SourceE Drain) dient. Die US-Patentschriften 3 574 010 und 3 604 107 betreffen Diffusionsverfahren mit einem dotierten Oxyd, die eine relativ genaue Dimensionierung der diffundierten Zonen ermöglichen.
  • Mit der zunehmenden Dichte von integrierten Schaltungen entsteht das Problem gegenseitiger Beeinflussung verschiedener Schaltungselemente sowie von Leckströmen. Es wurde daher auch bereits die Vorsehung einer leitenden Abschirmung zwischen den dielektrischen Schichten auf einem.Halbleiterkörper vorgeschlagen. Die US-Patentschrift 3 602 782 sowie ein Artikel-in "Electronic News" vom 18. Januar 1971, Seite 41 ff, schlagen Verfahren vor, um. die leitende Schicht aus polykristallinem Silizium herzustellen.
  • Gegenwärtige elektronische Datenverarbeitungsanlagen enthalten überlicherweise einen schnellen Hauptspeicher mit Speicherung in Magnetkernen oder in integrierten Speicherzellen. Zusätzlich werden Großspeicher, wie Magnetplatten oder -bänder verwendet.
  • Obwohl diese Speicher sehr hoch entwickelt sind, besteht doch ein erheblicher Unterschied zwischen der Zugriffs ges chwindigkeit des Hauptspeichers, die im Nanosekundenbereich liegt, und derjenigen solcher Großspeicher, die bestenfalls im Millisekundenbereich liegt Der erhebliche Unterschied im verfügbaren Speicherraum einerseits und den möglichen Zugriffszeiten andererseits zwischen Hauptspeichern und externen Zusatzspeichern hat dazu geführt, von einer "Speicherlückell zu regen. Es besteht offensichtlich ein Bedarf an Speichern5 die bezüglich ihrer Zugriffsgeschwindigkeit, der verfügbaren Speicherkapazität und der Kosten zwischen den raschen aber teureren Hauptspeichern und den billigen aber relativ langsamen Zusatzspeichern liegen. Ein der artiges Speichersystem könnte möglicherweise zumindest Teile der Hauptspeicher wie auch der Zusatzspeicher ersetzen.
  • Zur Ausfüllung dieser Speicherlücke bieten sich integrierte HaZbleiterspeicher an, wobei jedoch die Probleme in erster Linie durch die besonders hohen Ansprüche an die entsprechenden Hers tel lungs verfahren dargestellt werden. Derartige Speicher sollten zwischen 10 und 100 Megabit speichern können.
  • Zudem sollten sie, um mit den derzeitigen Magnetflächenspeichern vergleichbar zu sein, prelsmäßig wenigstens zwei Größenordnungen tiefer liegen als die gegenwärtig benützten sehr schnellen Hauptspeicherwerke. Das bedeutet, daß die integrierten Schaltungen für diese Art von Speicher einerseits besonders dicht gepackt andererseits jedoch besonders einfach herstellbar sein müssen. Geringste Justagetoleranzen, eine zuverlässige Vermeidung von Leckströmen, z B. infolge parasitärer Oberflächeninversionen, sowie ein möglichst ebener (planarer) Aufbau sind deshalb außerordentlich erwünscht. Mit dem oben erwähnten selbstregistrierenden Gate-Herstellungsverfahren war es zudem nicht möglich, mehrere leitfähige Ebenen über einem Halbleitersubstrat vorzusehen, ohne die Oberflächenebenheit der resultierenden Anordnung zu beeinträchtigen.
  • Ein Ziel der Erfindung ist es daher, eine integrierte Halbleiterspeicheranordnung anzugeben, die den oben angegebenen Bedingungen genügt. Das Verfahren zu ihrer Herstellung soll eine sehr genaue und dennoch einfache Justage ermöglichen, ohne die übliche selbstregistrierende Gate-Herstellung zu erfordern und dabei Strukturen mit genügend ebener Oberfläche liefern. Ein weiteres Ziel ist die Angabe eines Herstellungsverfahrens, bei dem die Diffusionszonen sichtbare Ränder aufweisen, die -eine sehr genaue Justage nachfolgender Masken gestatten. Schließlich sollen derartige Speicher für die Ausbildung einer einzelnen Speicherzelle nur sehr wenig Halbleiterfläche benötigen, mit hoher Packungsdichte integriert werden können, ohne daß die gerade bei FET-Schaltungen besonders problematischen Oberflächeneffekte die Zuverlässigkeit einer derartigen Speicheranordnung in Frage stellen.
  • Zur Lösung dieser Aufgabe sieht die Erfindung eine Speicheranordnung der im Patentanspruch 1.gekennzeichneten Art vor, deren vorteilhafte Weiterbildungen in den anschließenden Unteransprüchen gekennzeichnet sind. Ein besonders vorteilhaftes Verfahren zur Herstellung einer solchen Halbleiterschaltung ist ebenfalls in den Ansprüchen gekennzeichnet.
  • Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.
  • Es zeigen: Fig.1 ein schematisches elektrisches Schaltbild einer Speicheranordnung gemäß der Erfindung, bei dem zwei Speicherzellen dargestellt sind; Fig. 2 einen Querschnitt durch die integrierte Halbleiterschaltung mit den beiden in Fig. 1 dargestellten Speicherzellen, und Fign. 3 bis 9 Querschnittsansichten eines Teils einer derartigen Halbleiterschaltung während verschiedener Phasen des Herstellungsverfahrens.
  • Jede der beiden in Fig. 1 dargestellten Speicherzellen 110 weist einen FET 112 sowie einen Speicherkondensator 114 auf. Jeder FET 112 besitzt eine Gate-Elektrode 116 als Steuerelektrode sowie zwei gesteuerte Elektroden 118 und 120. Die Speicherkondensatoren 114 sind bezüglich ihrer Elektroden 122 mit den FETTS 112 in Reihe geschaltet Die Abschirmung 124 bildet jeweils im Bereich 126, der der Elektrode 122 gegenübersteht, die zweite Elektrode des Speicherkondensators 114.
  • Die Elektroden 118 der FET's 112 sind mit den Bit-/Leseleitungen 128 verbunden, die zum Bittreiber/Leseverstärker 130 führen. Die Gate-Elektroden 116 der FET's sind über die Wortleitung 132 mit dem Worttreiber 134 verbunden. Die Abschirmung 124 ist über die Leitungen 136 an die FETTS 112 angeschlossen und liegt auf einem definierten elektrischen Potential, was durch die Spannungsquelle in Form der Batterie 138 angedeutet.
  • Die in den Speicherzellen 110 gespeicherte Information ist bestimmt durch die Ladung der Kondensatoren 114. Um diese Kondensatoren aufzuladen, werden gleichzeitig Impulse vom Worttreiber 134 an die Leitung 132 sowie vom Bittreiber 130 an eine Leitung 128 angelegt. Die Impulse auf der Wortleitung 132 müssen eine derartige Amplitude aufweisen, daß sie die Schwellenspannung der FET's 112 überschreiten und mittels eines Bitleitungsstromes den Kondensator 114 laden. Nach Beendigung des Impulses auf der Wortleitung 132 werden die FET's 112 abgeschaltet. Auf demKondensator 114 bleibt dann eine ladung erhalten, die durch den gleichzeitigen Impuls auf der zugehörigen Bitleitung 128 bestimmt ist.
  • Um die Speicherzelle 110 auszulesen, wird wiederum ein Impuls vom Worttreiber 134 an die Wortleitung 132 angelegt. Dadurch werden die FET's 112 wieder eingeschaltet, so daß die möglicherweise in den Kondensatoren 114 gespeicherten Ladungen als Signale auf die Leitungen 128 gelangen. Alle Speicherzellen 110, die mit einer bestimmten Wortleitung 132 verbunden sind, werden dadurch gleichzeitig ausgelesen. Die Signale auf den Bitleitungen 128 werden vom Leseverstärker 130 festgestellt und weitergegeben.
  • Weil die in der Schaltung von Fig. 1 gespeicherte Information durch die Anwesenheit oder Abwesenheit einer elektrischen Ladung in den Kondensatoren 114 dargestellt wird, ist es notwendig, die Kondensatoren periodisch nachzuladen, um den Verlust der Information infolge natürlicher Entladung des Kondensators durch Leckströme zu verhüten. Das wird bekanntermaßen dadurch erzielt, daß die Inhalte der Kondensatoren 114 wortweise aus dem Speicher ausgelesen und wieder neu eingeschrieben werden. Das kann beispielsweise geschehen, wie in dem älteren Vorschlag entsprechend Patentanmeldung P 23 51 523 beschrieben ist. Weitere Einzelheiten bezüglich des Betriebs einer solchen Speicherzelle können der bereits genannten US-Patentschrift 3 387 286 entnommen werden.
  • Abweichend von der - dort angegebenen Arbeitsweise kann hier aber ein Impuls auf der Bitleitung 128 verwendet werden, der vor dem Impuls auf der Wortleitung 132 auftritt und andauert, bis die ganze Leseoperation abgeschlossen ist.
  • Fig. 2 zeigt im Querschnitt einE integrierte Schaltung, die die beiden Speicherzellen 110 der Fig. 1 enthält. Gleiche Elemente sind in beiden Figuren gleich bezeichnet. Die Schaltung ist auf einem P-leitenden Siliziumsubstrat 140 ausgebildet. Die Bit-/ teseleitung 128 wird durch eine streifenförmige Diffusionszone gebildet, deren Teil 118 eine Elektrode des FET's 110 bildet.
  • Die Diffusionszonen 120, 122 bilden die jeweils anderen Elektroden der FET's 110 und gleichzeitig je eine Elektrode der Kondensatoren 114. Eine Isolationsschicht 142 bedeckt die gesamte Oberfläche des Substrats 140. Die Isolationsschicht ist zusammengesetzt aus einer Schicht 144 aus Siliziumdioxyd und einer darüberliegenden Schicht 146 aus Siliziumnitrid. Die Dicke der gesamten Isolationsschicht 142 liegt vorzugsweise zwischen etwa 400 und 1000 i. Über der Isolationsschicht 142 liegt die polykristalline Siliziumschicht 124, die als Abschirmung dient, und die vorzugweise zwischen 2000 und 5000 i dick ist. Die Schicht 124 weist Öffnungen zwischen den Zonen 118 und 120 der FET's 110 auf. Die Bereiche 126 der Abschirmungsschicht 124 bilden Elektroden für die Kondensatoren 114. Die doppelte Funktion der polykristallinen Siliziumschicht 124 trägt wesentlich zur einfachen und vorteilhaften Konstruktion der Speicherzelle bei.
  • Eine zweite Isolationsschicht 148 liegt über der Abschirmungsn schicht 124 und den Kondensator-Elektroden 126. Diese Schicht 148 ist wesentlich dicker als die erste Isolierschicht 142, vorzugsweise etwa 2500 i. Es ist zu vermerken, daß die zweite Isolationsschicht 148 auch die Ränder 150 der Abschirmungsschicht 124 vollkommen bedeckt. Dadurch wird die Abschirmungsschicht 124 von der -Aluminiwnschicht 132 isoliert. Diese aufmetallisierte Schicht, die etwa 5000 bis 10.000 2 didç ist, bildet die Gate- Elektroden 116 der FET's 112 und gleichzeitig die Wortleitungen für die Speicherzellen.
  • Im folgenden wird unter Bezugnahme auf die Fign. 3 bis 9. ein besonders vorteilhaftes Herstellungsverfahren für derartige Halbleiterschaltungen naher beschrieben.
  • Fig. 3 zeigt ein Substrat 10 aus P-dotiertem Silizium, dessen Oberfläche mit einer arsen-dotierten Siliziumdioxydschicht 12 bedeckt ist. Die SiO2-Schicht 12 wird vorzugsweise durch Niederschlag.aus der Dampfphase hergestellt. Das kann aus einem Gasgemisch, das eine siliziumorganische Verbindung, wie z.B. Silan, Sauerstoff und ein Arsen enthaltendes Gas, wie z.B. Arsin, enthält, bei erhöhter Temperatur wie etwa 450 bis 550 °C geschehen.
  • Mittels einer bekannten Photoätzung werden die Oxyd-Zonen 14 und 16 auf der Oberfläche des Substrats 10 hergestellt, wie Fig.
  • 4 zeigt Zu dieser Photoätzung wird der Photolack durch die erste im Verfahren benützte Maske belichtet.
  • Im nachfolgenden Diffusionsschritt wird thermisch die SiO2-Schicht 18 auf der Oberfläche des Substrats 1O.und der dotierten Oxyd-Zonen 14 und 16 erzeugt. Das geschieht bei einer temperatur von etwa 1050 bis 1150 °C. Dabei diffundiert Arsen aus den Oxyd-Zonen 14 und 16 in das Substratmaterial und bildet die N-leitenden Zonen 20 und 22. Die Oberfläche 24 des Substrats 10 senkt sich durch die Oxydation bis zu der in Fig. 5 gezeigten Höhe ab, soweit sie nicht durch die Oxyd-Zonen 14 und 16 geschützt ist. Auf der Oberfläche dieser Oxyd-Zonen wächst ebenfalls Oxyd auf, aber wesentlich langsamer als auf dem bloßen Silizium, was aus Fig.
  • 5 ersichtlich ist.
  • Durch Ätzung, beispielsweise in Flußsäure, wird nun alles Oxyd abgelöst. Wie Fig. 6 zeigt, entsteht dabei ein stufenartiger Übergang zwischen der Substratoberfläche 24 und der Oberfläche der Diffusionszonen 20 und 22, da das Silizium dieser Zonen bei der Oxydation des vorangegangenen Schritts nicht wesentlich verbraucht worden war. In der Zeichnung ist die Stufe stark überhöht dargestellt, sie beträgt normalerweise etwa 1000 i. Durch die Stufe wird die nachfolgende Justierung von Masken für weitere Verfahrensschritte wesentlich erleichtert.
  • In einem nächsten Schritt wird eine zusammengesetzte Isolationsschicht 26 erzeugt, die aus einer Si02-Schicht 28 und einer Silizium-Nitrid-Schicht 30 besteht, wie Fig. 7 zeigt. Die kornbinierte Schicht 26 hat eine Dicke von etwa 400 bis 1000 2 und wird als Gate-Isolation des Feldeffekttransistors benützt. Das Diöken-Verhältnis der SiO2-Schicht 28 und der Si3N4-Schicht 30 wird auf die erwünschten Eigenschaften der herzustellenden integrierten Schaltungen abgestimmt. Über der Isolation wird eine polykristalline Siliziumschicht 32 mit einer Dicke zwischen etwa 4000 und 8000 i niedergeschlagen, die ebenfalls in Fig. 7 dargestellt ist. Die Schicht 32 wird mit einem Akzeptormaterial, beispielsweise Bor, auf hohe Leitfähigkeit dotiert.
  • Die Si02-Schicht 28, die Si3N4-Schicht 30 und die Si-Schicht 32 werden vorteilhafterweise im selben Aufdampfreaktor hergestellt. Dabei wird das SiO2 durch Zersetzung von Silan mit Sauerstoff bei 900 0C niedergeschlagen, das Si 3N4 wird durch Zersetzung von Silan mit Ammoniak bei etwa 900 0C niedergeschlagen, wogegen das polykristalline Si 32 durch Zersetzung von Silan in einem Bor enthaltenden Gas, wie Diboran, bei etwa 900 0C niedergeschlagen wird. Ein Aufdampfreaktor, der für diese Verfahrensschritte geeignet ist, wurde im US-Patent 3 672 948 beschrieben. Die Möglichkeit, alle drei Schichten im wesentlichen in einer einzigen Vorrichtung zu erzeugen, ist ein wesentlicher Vorteil vom Standpunkt einer automatisierbaren Herstellung.
  • Wie Fig. 8 zeigt, wird in der Si-Schicht 32 ein Fenster 34 gebildet zur Anbringung der Gate-Elektrode eines Feldeffekttransistors, dessen übrigen Zonen durch die Diffusionszonen 20 und 22 gebildet werden. Ferner werden (nicht dargestellte) weitere Löcher in der Si-Schicht 32 für die Verbindungen dieser Schicht zum Substrat 10 sowie einer später aufzubringenden Metallisierungsschicht geöffnet. Die Herstellung dieser Öffnungen erfolgt wiederum durch Photoätzung, wofür die zweite Maske des Verfahrens benötigt wird. Ein geeignetes Ätzmittel für die polykristalline Si-Schicht 32 ist eine wässrige Lösung aus Fluß- und Salpeter-Säure oder eine Mischung aus Fluß-, Salpeter- und Essigsäure.
  • Um die integrierte Schaltung fertigzustellen, wird eine zweite SiO2-Schicht 36 durch thermische Oxydation auf der Siliziumschicht 32 derart gebildet, daß auch die Ränder 40 vollständig mit Oxyd bedeckt sind. Durch diese Oxydation werden etwa 30% der polykristallinen Siliziumschicht 32 in Oxyd umgesetzt. Da SiO2 auf Si 3N4 nur sehr langsam wächst, bildet sich eine nur etwa 40 i dicke SiO2-Schicht auf der in der Öffnung 34 freiliegenden Nitridschicht 30. Eine Oxydätzung ist daher für die Gate-Elektrode an sich nicht mehr notwendig. Sie wird jedoch durchgeführt, um die Kontakte zur leitenden Si-Schicht 32 und andere Verbindungen herzustellen. Sie wird wiederum als Photoätzung ausgeführt, und dazu wird die dritte Maske im Verfahren benötigt. Wo Kontakte zum Substrat 10 notwendig sind, wurden zusätzliche Öffnungen ähnlich der Öffnung 34 in der Si-Schicht 32 bereits hergestellt. Diese werden nun wiederum vom Photolack freigelassen, so daß die Xtzung, die die Schicht 36 entfernt, auch die Schichten 30 und 38 durchdringt, wo diese freiliegen. Da die SiO2-Schicht 28 und die Si 3N 4-Schicht 30 für die Gate-Isolation oberhalb der Diffusionszonen 20 und 22 intakt bleiben soll, wird sie dort durch Photolack maskiert. Die Ätzung kann in Fluor-Wasserstoffsäure durchgeführt werden, die sowohl das SiO2 als auch das Si 3N4 auflöst. Das Si3N4 löst sich wesentlich langsamer, was jedoch nicht störend ist, da diese Schicht nur dünn ist.
  • Schließlich wird auf die Oberfläche der Vorrichtung eine metallische Aluminiumschicht 42 von etwa 10.000 i Dicke durch Aufdampfen erzeugt (vgl. Fig. 9). In der Öffnung 34 und in anderen nicht gezeigten derartigen Öffnungen bildet die Aluminiumschicht die Gate-Elektrode von Feldeffekttransistoren und außerdem Kontakte in anderen Öffnungen, welche nicht dargestellt sind. Das Leitungsmuster, das die Verbindungen innerhalb der integrierten Schaltung darstellt, wird mittels der vierten in diesem Verfahren benützten Maske aus der Aluminiumschicht 42 ausgeätzt. Isolierte Teile der Aluminiumschicht stellen, wie schon bemerkt, die elektrische Verbindung zwischen der polykristallinen Abs chirmungsschicht 32 und dem Halbleitersubstrat 10 her. Bei der praktischen Herstellung solcher Vorrichtungen wird schließlich die Oberfläche noch durch eine aufgesprühte SiO2-Schicht abgedeckt, die, wie bereits bekannt ist, zum Schutz und zur Passivierung der gesamten Vorrichtung dient Eine Struktur gemäß Fig. 2 kann allerdings auch mittels eines anderen Verfahrens hergestellt werden. Dazu wird eine dünne thermische Oxydschicht auf einem P-leitenden Siliziumsubstrat aufgewachsen und darüber eine dünne Siliziumnitridschicht aufS gedawft. Ein Muster von Diffusionszonen wird durch das Nitrid und durch das Oxyd geätzt und dadurch eine Donator-Dotierung wie Phosphor oder Arsen eingebracht, so daß N leitende Bereiche für die FET-Zonen bzw. die diffundierten Bitleitungen sowie als Elektroden der Speicherkondensatoren entstehen. Eine dünne Schicht thermischen Owds wird über den Zonen erzeugt und darauf eine Schicht polykristallinen Siliziums aufgedampft. Aus dieser Schicht wird das gewünschte Abschirmungsmuster aus geätzt. Danach kann, wenn notwendig, überflüssiges Siliziumnitrid weggeätzt werden, soweit es nicht zur Isolation der Gate-Elektroden gebraucht wird. Es könnte aber ebensogut weggeätzt und durch eine neue Oxydschicht ersetzt werden0 Durch die Wahl dieser Möglichkeiten können bekanntermaßen Eigenschaften der Speicherzellenschaltung beeinflußt werden. Thermisches Oxyd wird schließlich über der Silizium-Abschirmungsschicht aufgebracht, Kontaktöffnungen werden ausgeätzt, eine Aluminiumschicht, die die Wortleitungen und die Gate-Elektroden bildet, wird aufgedampft, und anschließend formgerecht geätzt.
  • Praktisch benötigt eine Speicherzelle, wie sie hier dargestellt wird, nur wenig mehr als 200 µ­ Substratoberfläche, wenn die Speicherkapazität 0,07 pF beträgt. Eine Speichermatrix mit 32.000 Bits läßt sich somit samt Dekodier- und anderen Hilfsschaltungen auf einem etwa 4 ~ 4,5 mm großen Siliziumplättchen herstellen. Da die Störsignale genügend klein sind und der Leckstrom des Kondensators nur etwa 10 -14 A beträgt, reicht es aus, den Speicherinhalt nur nach je etwa 10 Schreib/Lesezyklen zu regenerieren.

Claims (13)

  1. PATENTANSPRÜCHE
    zw Integflerte Speicheranordnung mit mehreren in einem Halbleitersubstrat angeordneten Speicherzellen, die je einen Feldeffekttransistor und einen dazu in Serie geschalteten Kondensator aufweisen, dadurch gekennzeichnet, daß eine Elektrode des Kondensators durch die als gesteuerte Elektrode des Feldeffekttransistors dienende Halbleiterzone gebildet ist, und daß als andere Elektrode des Kondensators eine gleichzeitig als Abschirmung dienende leitende Schicht vorgesehen ist, die vom Substrat durch eine isolierende Schicht getrennt ist.
  2. 2. Integrierte Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Schicht mit dem Halbleitersubstrat elektrisch leitend verbunden ist und eine Abschirmungsschicht zur Vermeidung parasitärer Oberflächeneffekte darstellt.
  3. 3. Integrierte Speicheranordnung nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß die leitende Schicht aus einem Halbleitermaterial, vorzugsweise aus polykristallinem Silizium, besteht, das vom gleichen Leitfähigkeitstyp wie das Substrat ist.
  4. 4. Integrierte Speicheranordnung nach einem der vorhergehen-.
    den Ansprüche, dadurch gekennzeichnet, daß die zwischen dem Substrat und der als Abschirmung dienenden leitenden Schicht angeordnete isolierende Schicht eine Doppelschicht aus Siliziumdioxyd und Siliziumnitrid ist.
  5. 5. Integrierte Speicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet-, daß die Zugriffsleitungen der ersten Koordinate als streifenförmige Diffusionszonen und die Zugriffs leitungen der anderen Koordinate als aufmetallisierte Leiterzüge ausgebildet sind, die im wesentlichen von der Abschirmungsschicht isoliert über dieser angeordnet sind.
  6. 6. Speicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem Halbleitersubstrat vom ersten Leitfähigkeitstyp für jede einzelne Speicherzelle zwei beabstandet zueinander angeordnete Dotierungsgebiete vom dazu entgegengesetzten zweiten Leitfähigkeittyp als Source- und Drain-Gebiete eines Isolierschicht-FET's vorgesehen sind, daß sich über dieser Anordnung mit Ausnahme der Gate-Bereich durch eine Isolierschicht getrennt eine leitende Schicht aus dotierten Halbleitermaterial, vorzugsweise aus polykristallinem Silizium, vom gleichen ersten Leitfähigkeitstyp und Potential wie das Substrat befindet, welche leitende Schicht eine Abschirmung und gleichzeitig in den Bereichen über einer der gesteuerten FET-Elektroden eine Elektrode eines mit dieser FET-Elektrode verbundenen Kondensators darstellt, und daß darüber durch eine weitere Isolierschicht getrennt eine Metallisierungsebene für die Gate-Elektroden der FET's sowie die Verbindungsleitungen vorgesehen ist.
  7. 7. Verfahren zur Herstellung einer integrierten Halbleiterschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die folgenden Verfahrenschritte: - Ausbilden einer ersten, einen Dotierungsstoff enthaltenden Oxydschicht auf den selektiv zu dotierenden Oberflächenbereichen eines Haltleitersubstrates; - Erzeugen einer zweiten Oxydschicht auf der Oberfläche dieser Anordnung und gleichzeitiges Eindiffundieren des Dotierungsstoffes aus den ersten Oxydschicht-Zonen in das Substrat; ; - Entfernen beider Oxydschichten vom Substrat; - Justieren von in nachfolgenden Schritten verwendeten Masken anhand der um die Diffus ions zonen entstandenen Stufungekanten in der Oberfläche
  8. 8. Verfahren nach Anspruch 72 dadurch gekennzeichnet, daß als Substrat P=leitfähiges Silizium und als Dotierungs--stoff für die Diffusionszonen Arsen verwendet wird.
  9. 9. Verfahren nach den Ansprüchen 7 oder 8, gekennzeichnet durch die folgende Verfahrensschritte im Anschluß an das Entfernen beider Oxydschichten: - Erzeugen einer ersten isolierenden Schicht (26) auf dem selektiv dotierten Substrat; Erzeugen einer leitenden Halbleiterschicht (32) auf selektiven Bereichen der Oberfläche; - Erzeugen einer zweiten isolierenden Schicht (36). auf der Haibleiterschicht; - Herstellen von die erste und zweite isolierende Schicht durchdringenden Kontaktöffnungen; - Herstellen von leitenden Verbindungen (42) sowie von Gate-Elektroden in einer Metallisierungsebene auf der zweiten isolierenden Schicht und in den Kontaktöffnungen.
  10. 10. Verfahren nach Anspruch 9a dadurch gekennzeichnet, daß die erste isolierende Schicht (26) eine Doppelschicht aus Siliziumdioxyd und Siliziumnitrid (28; 30t ist.
  11. 11. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß für die zweite isolierende Schicht (36) Siliziumdioxyd und für die leitenden Verbindungen (42> Aluminium verwendet Wird.
  12. 12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß für die leitende Halbleiterschicht (32) polykristallines Silizium gleicher Leitfähigkeit wie das Substratmaterial verwendet wird.
  13. 13. Verfahren nach-einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die leitende Halbleiterschicht (32) derart ausgebildet wird, daß sie stellenweise als elektrostatische Abschirmung und stellenweise als Leitungsverbindung dient.
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