DE2363466C3 - Integrierte Speicheranordnung und Verfahren zur ihrer Herstellung - Google Patents

Integrierte Speicheranordnung und Verfahren zur ihrer Herstellung

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DE2363466C3
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Description

Die Erfindung betrifft eine integrierte Spcichcranprdnungmit mehreren 'in.eincm Halbleitersubstrat angeordneten Speicherzellen, die je einen Feldeffekttransistor (FET) und einen dazu in Reihe geschalteten Kondensator aufweisen. Als Anwendungsgebiet der Erfindung sind insbesondere Großspeicher für digitale Daten anzusehen.
Integrierte Spejcheranordnungen der oben angegebenen Art mit Feldeffekttransistoren sind schon verschiedentlich bekannt geworden. Eine derartige Anordnung sowie ein zugehöriges Verfahren zur Herstellungsind in der US-Patentschrift 3 387 286 be- > schrieben. Eine aus nur einem Transistor sowie einem Speicherkondensator bestehende Speicherzelle stellt naturgemäß eine sehr einfache Schaltungsanordnung dar. Obwohl die genannte Patentschrift bereits mehrere Jahre alt is., ist jedoch erst jetzt die Fabrikations- 'n technik genügend fortgeschritten, um aus der Herstellung derartiger Anordnungen Vorteil ziehen zu können. So beschreibt die US-Patentschrift 3475234 ein Verfahren zur sogenannten »selbstregistrierenden« Herstellung von Gate-Elektroden, in welchem '■ eine leitende Schicht gleichzeitig als Gate-Elektrode eines FETs und als Diffusionsmaske bei der Herstellung der FET-Zonen (Source, Drain) dient. Die US-Patentschriften 3 574010 und 3604107 betreffen Diffusionsverfahren mit einem dotierten Oxyd, die -" eine relativ genaue Dimensionierung der diffundierten Zonen ermöglichen.
Mit der zunehmenden Dichte von integrierten Schaltungen entsteht das Problem gegenseitiger Beeinflussung verschiedener Schaltungselemente sowie - > von Leckströmen. Es wurde daher auch bereits die Vorsehung einer leitenden Abschirmung zwischen den dielektrischen Schichten auf einem Halbleiterkörper vorgeschlagen. Die US-Patentschrift 3 602 7X2 sowie ein Artikel in »Electronic News<- vom 18. Ja- «i nuar 1971, Seite 41 ff., schlagen Verfahren vor. um die leitende Schicht aus polykristallinem Silizium herzustellen.
Gegenwärtige elektronische Datenverarbeitungsanlagen enthalten üblicherweise einen schnellen ü Hauptspeicher mit Speicherung in Magnetkernen oder in integrierten Speicherzellen. Zusätzlich werden Großspeicher, wie Magnetplatten oder -bander verwendet. Obwohl diese Speicher sehr hoch entwickelt sind, besteht doch ein erheblicher Unterschied zwi- w sehen der Zugriffsgeschwindigkeit des Hauptspeichers, die im Nanosekundenbereich liegt, und derjenigen solcher Großspeicher, die bestei,falls im Millisekundenbereich liegt. Der erhebliche Unterschied im verfügbaren Speicherraum einerseits und 4Ί den möglichen Zugriffs/eiten andererseits zwischen Hauptspeichern und externen Zusaizspeichern hat dazu geführt, von einer »Speicherlücke« zu reden Es besteht offensichtlich ein Bedarf an Speichern, die bezüglich ihrer Zugriffsgeschwindigkeit, der verfügbaren Speicherkapazität und der Kosten zwischen den raschen aber teureren Hauptspeichern und den billigen aber relativ langsamen Zusatzspeichern hegen. Ein derartiges Speichersystem könnte möglicherweise zumindest Teile der Hauptspeicher wie auch der Zu- >ί sat/speicher ersetzen.
Zur Ausfüllung dieser Speicherlücke bieten sich integrierte Halbleiterspeicher an. wobei jedoch die Probleme in trster Linie durch die besonders hohen Ansprüche an die entsprechenden Herstellungsverfahren ho dargestellt werden Derartige hpeieher nullten mischen 10 und 100 Megabit speichern können. Zudem sollten sie, um mit den derzeitigen Magnelflächcnspeichern vergleichbar zu sein, preismäßig wenigstens zwei Größenordnungen tiefer liegen als die gegenwärtig benutzten sehr sc'rtnelietiHäuptspeicherwerker Das bedeutet, daß die integrierten Schaltungen für diese Art von Speichef einerseits· besonders dicht gepackt andererseits jedoch besonders einfach herstellbar sein müssen. Geringste Justagetoleranzen, eine zuverlässige Vermeidung von Leckströmen, z. B. infolge parasitärer Oberflächeninversionen, sowie ein möglichst ebener (planarer) Aufbau sind deshalb außerordentlich erwünscht. Mit dem oben erwähnten selbstregistrierenden Gate-Herstellungsverfahren war es zudem nicht möglich, mehrere leitfähige Ebenen über einem Halbleitersubstrat vorzusehen, ohne die Oberflächenebenheit der resultierenden Anordnung zu beeinträchtigen.
Aufgabe der Erfindung ist es daher, eine integrierte Halbleiterspeicheranordnung anzugeben, die den oben angegebenen Bedingungen genügt. Das Verfahren zu ihrer Herstellung soll eine sehr genaue und dennoch einfache Justage ermöglichen, ohne die übliche selbstregistrierende Gate-Herstellung zu erfordern und dabei Strukturen mit genügend ebener Oberfläche liefern. Das Herstellungsverfahren soll auch ermöglichen, daß die Diffusionszonen sichtbare Ränder aufweisen, die eine sehr ge·..-je Juslage nachfolgender Masken gestatten. Schließlich sollen derartige Speicher für die Ausbildung einer einzelnen Speicherzelle nur sehr wenig Halbleiterfläche benötigen, mit hoher Packungsdichte integriert werden können, ohne daC die gerade bei FET-Schaltungen besonders problematischen Oberflächeneffekte die Zuverlässigkeit einer derartigen Speicheranordnung in Frage stellen.
Zur Lösung dieser Aufgabe sieht die Erfindung eine Speicheranordnung der im Patentanspruch 1 gekennzeichneten Art vor, deren vorteilhafte Weiterbildungen in den anschließenden Unteransprüchen gekennzeichnet sind. Ein besonders vorteilhaftes Verfahren zur Herstellung einer solchen Halbleiterschaltung ist in den Ansprüchen 7 bis 13 gekennzeichnet.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert. Es zeigt
Fig. 1 ein schematisches elektrisches Schaltbild einer Speicheranordnung gemäß der Erfindung, bei dem zwe. Speicherzellen dargestellt sind,
Fig. 2 einen Querschnitt durch die integrierte Halbleiterschaltung mit den beiden in Fig. 1 dargestellten Speicherzellen, und
Pig. 3 bis 9 Querschnittsansichten eines Teils einer derartigen Halbleiterschaltung wahrend verschiedener Phasen des Herstellungsverfahrens.
Jede der beiden in Fig. 1 dargestellten Speicher/ellen 110 weist einen FET 112 sowie einen Speicherkondensator 114 auf. Jeder FET 112 besitzt eine Gate-Elektrode 116 als Steuerelektrode sowie zwei gesteuerte Elektroden J18 und 120. Die Speichcrkondf.satoren 114 sind bezüglich ihrer Elektroden 122 mit den FETs 112 in Reihe geschaltet. Die Abschirmung 124 bild:t jeweils im Bereich 126, der dtr Elektrode 122 gegenübersteht, die /weite Elektrode des Speicherkondensators 114.
Die Elektroden 118 der FETs 112 sind mit den Bit- Leseleitungen 128 verbunden, die zum Biitreiber. Leseverstärker 130 führen, Die Gate-Elektroden 116 der FETs sind über die Wortleitung 132-mit dem "Worttreiber 134 verbunden, Die Abschirmung 124 ist über die Leitungen 136 an die FETs 112 angeschlossen und liegt auf einem definierten elektrischen Potential, was durch die Spannungsquelle in Form der Batterie 138 angedeutet ist.
Die in den Speicherzellen 110 gespeicherte In-
111 ΐ
formation ist bestimmt durch die Ladung der Kondensatoren 114. Um diese Kondensatoren aufzuladen, werden gleichzeitig Impulse vom Wortlrciber 134 an die Leitung 132 sowie vom Bitlreiber 130 an eine Leitung 128 atigelcgli Die Impulse auf der Wortleitung 132 müssen eine derartige Amplitude aufweisen, daß sic die Schwellenspannung der FETs 112 überschreiten und mittels eines Bitleitungsstromes den Kondensator 114 laden, nach Beendigung des Impulses auf der Wortleitung 132 werden die FETs 112 abgeschaltet. Auf dem Kondensator 114 bleibt dann eine Ladung erhalten, die durch den gleichzeitigen Impuls auf der zugehörigen Bitleitung 128 bestimmt ist.
Um die Speicherzelle 110 auszulesen, wird wiederum ein Impuls vom Worttreiber 134 an die Wortleitung 132 angelegt. Dadurch werden die FETs 112 wieder eingeschaltet, so daß die möglicherweise in den Kondensatoren 114 gespeicherten Ladungen als Signale auf die Leitungen 128 gelangen. Alle Speicherzellen 110, die mit einer bestimmten Wortleitung 132 verbunden sind, werden dadurch gleichzeitig ausgelesen. Die Signale auf den Bitleitungen 128 werden vom Leseverstärker 130 festgestellt und weitergegeben.
Weil die in der Schaltung von Fig. 1 gespeicherte Information durch die Anwesenheit oder Abwesenheit einer elektrischen Ladung in den Kondensatoren 114 dargestellt wird, ist es notwendig, die Kondensatoren periodisch nachzuladen, um den Verlust der Information infolge natürlicher Entladung des Kondensators durch Leckströme zu verhüten. Das wird bekanntermaßen dadurch erzielt, daß die Inhalte der Kondensatoren 114 wortweise aus dem Speicher ausgelesen und wieder neu eingeschrieben werden. Das kann beispielsweise geschehen, wie in dem älteren Vorschlag entsprechend Patentanmeldung P 2351 523 beschrieben ist. Weitere Einzelheiten bezüglich des Betriebs einer solchen Speicherzelle können der bereits genannten US-Patentschrift 3 387 286 entnommen werden. Abweichend von der dort angegebenen Arbeitsweise kann hier aber ein Impuls auf der Bitleitung 128 verwendet werden, der vor dem Impuls auf der Wortleitung 132 auftritt und andauert.
Fig. 2 zeigt im Querschnitt eine integrierte Schaltung, die die beiden Speicherzellen 110 der Fig. 1 enthält. Gleiche Elemente sind in beiden Figuren gleich bezeichnet. Die Schaltung ist auf einem P-Ieitenden Siliziumsubstrat 140 ausgebildet. Die Bit-/Leseleitung 128 wird durch eine streifenförmige Diffusionszone gebildet, deren Teil 118 eine Elektrode des FETs 110 bildet. Die Diffusionszonen 120,122 bilden die jeweils anderer! Elektroden der FETs 110 und gleichzeitig je eine Elektrode der Kondensatoren 114. Eine Isolationsschicht 142 bedeckt die gesamte Oberfläche des Substrats 140. Die Isolationsschicht ist zusammengesetzt aus einer Schicht 144 aus Siliziumdioxyd und einer darüberliegenden Schicht 146 aus Siliziumnitrid. Die Dicke der gesamten Isolationsschicht 142 liegt vorzugsweise zwischen etwa 400 und 1000 Ä. Über der Isolationsschicht 142 liegt die polykristalline Siliziumschicht 124, die als Abschirmung dient, und die vorzugsweise zwischen 2000 und 5000 A dick ist. Die Schicht 124 weist Öffnungen zwischen den Zonen 118 und 120 der FETs 110 auf. Die Bereiche 126 der Abschirmungsschicht 124 bilden Elektroden für die Kondensatoren 114. Die doppelte Funktion der polykristallinen Siliziumschicht 124 trägt wesentlich zur einfachen und vorteilhaften Konstruktion der Speicherzelle bei, Eine zweite
tionsschicht 148 liegt über der Abschirmungsschicht 124 und den Kondensator-Elektroden 126. Diese Schicht 148 ist wesentlich dicker als die erste Isolicrschicht 142, vorzugsweise etwa 2500 A. Es ist zu vermerken, daß die zweite Isolationsschicht 148 auch die Ränder ISO der Abschirmungsschicht 124 vollkommen bedeckt. Dadurch wird die Abschirmungsschicht 124 von der Aluminiumschichl 132 isoliert. Diese
m.j aufmctallisicrtc Schicht, die etwa 5000 bis 10000 Λ "dick ist, bildet die Gatc-Elcktroclcn 116 der FETs 112 und gleichzeitig die Wortlcitungen für die Speicherzellen.
Im folgenden wird unter Bezugnahme auf die Fig. 3
Ii bis y ein besonders vorteilhaftes Herstellungsverfahren für derartige Halblciterschaltungen näher beschrieben.
Fig. 3 zeigt ein Substrat 10 aus P-dotiertem Silizium, dessen Oberfläche mit einer Arsen-dotierten Siliziumdioxydschicht 12 bedeckt ist. Die SiO,-Schicht 12 wird vorzugsweise durch Niederschlag aus der Dampfphase hergestellt. Das kann aus einem Gasgemisch, das eine siliziumorganische Verbindung, wie z. B. Silan. Sauerstoff und ein Arsen enthaltendes Gas, wie z. B. Arsin. enthält, bei erhöhter Temperatur wie etwa 450 bis 550° C geschehen.
Mittels einer bekannten Photoätzung werden Oxyd-Zonen 14 und 16 auf der Oberfläche des Substrats 1ί> hergestellt wie Fig. 4 zeigt. Zu dieser Pho-
JO toätzung wird der Photolack durch die erste im Verfahren benützte Maske belichtet.
Im nachfolgenden Diffusionsschritt wird thermisch die SiO2-Schicht 18 auf der Oberfläche des Substrats ΙΟ und der dotierten Oxyd-Zonen 14 und 16 erzeugt.
Jj Das geschieht bei einer Temperatur von etwa 1050 bis 1150° C. Dabei diffundiert Arsen aus den Oxyd-Zonen 14 und 16 in das Substratmaterial und bildet die N-Ieitenden Zonen 20 und 22. Die Oberfläche 24 des Substrats 10 senkt sich durch die Oxydation
Ao bis zu der in Fig. 5 gezeigten Höhe ab, soweit sie nicht durch die Oxyd-Zonen 14 und 16 geschützt ist. Auf der Oberfläche dieser Oxyd-Zonen wächst ebenfalls Oxyu auf, auci »caciit!iL.!l langsame! ai» auf (Jem b!i>ßen Silizium, was aus Fig. 5 ersichtlich ist.
Durch Ätzung, beispielsweise in Flußsäure, wird nun alles Oxyd abgelöst. Wie Fig. 6 zeigt, entsteht dabei ein stufenartiger Übergang zwischen der Substratoberfläche 24 und der Oberfläche der Diffusionszonen 20 und 22, da das Silizium dieser Zonen bei
so der Oxydation des vorangegangenen Schritts nicht wesentlich verbraucht worden war. In der Zeichnung ist die Stufe stark überhöht dargestellt, sie beträgt normalerweise etwa 1000 A. Durch die Stufe wird die nachfolgende Justierung von Masken für weitere Verfahrensschrifte wesentlich erleichtert.
In einem nächsten Schritt wird eine zusammengesetzte Isolationsschicht 26 erzeugt, die aus einer SiO,-Schicht 28 und einer Silizium-Nitrid-Schicht 30 besteht, wie Fig. 7 zeigt. Die kombinierte Schicht 26
hat eine Dicke von etwa 400 bis 1000 Ä und wird als Gate-Isolation des Feldeffekttransistors benützt. Das Dicken-Verhältnis der SiO2-Schicht 28 und der Si3N4-Schicht 30 wird auf die erwünschten Eigenschaften der herzustellenden integrierten Schaltungen abgestimmt. Über der Isolation wird eine polykristalline SiliziumschicJit 32 mit einer Dicke zwischen etwa 4000 und 8000 A niedergeschlagen, die ebenfalls in Fig. 7 dargestellt ist. Die Schicht 32 wird mit
einem Akzeptornisterial, beispielsweise Bor, auf hohe Leitfähigkeit dotiert.
Die SiOj-Schicht 28, die Si,N4-Schichl 30 und die Si-Schicht 32 werden vorteil'hafterwcise im selben Aufdampfreaktor hergestellt. Dabei wird das SiO2 durch Zersetzung von Silan mit Sauerstoff bei 900° C niedergeschlagen, das Si3N4 wird durch Zersetzung von T<ilan mit Ammoniak bei etwa 900° C niedergeschlagen, wogegen das polykristalline Si 32 durch ■ Zersetzung von Silan in einem Bor enthaltenden Gas, wie Diboran, bei etwa 900° G niedergeschlagen wird. Ein Aufdampfreaktor, der für diese Verfahrensschritte geeignet ist, wurde im US-Patent 3 672948 beschrieben. Die Möglichkeit, alle drei Schichten im wesentlichen in einer einzigen Vorrichtung zu erzeugen, ist ein wesentlicher Vorteil vom Standpunkt einer automatisierbaren Herstellung.
Wie Fig. 8 zeigt, wird in der Si-Schicht 32 ein Fenster 34 gebildet zur Anbringung der Oate-F.lektrnrie eines Feldeffekttransistors, dessen übrigen Zonen durch die Diffusionszonen 20 und 22 gebildet werden. Ferner werden (nicht dargestellte) weitere Löcher in der Si-Schicht 32 für die Verbindungen dieser Schicht zum Substrat 10 sowie einer später aufzubringenden Metallisierungsschicht geöffnet. Die Herstellung dieser öffnungen erfolgt wiederum durch Photoätzung, wofür die zweite Maske des Verfahrens benötigt wird. Ein geeignetes Ätzmittel für die polykristalline Si-Schicht 32 ist eine wäßrige Lösung aus Fluß- und Salpetersäure oder eine Mischung aus Fluß-, SalpeterunH Essigsäure.
Um die integrierte Schaltung fertigzustellen, wird eine zweite SiO2-Schicht 36 durch thermische Oxydation auf der Siliziumschicht 32 derart gebildet, daß auch die Ränder 40 vollständig mit Oxyd bedeckt sind. Durch diese Oxydation werden etwa 30% der polykristallinen Siliziumschicht 32 in Oxyd umgesetzt. Da SiO2 auf Si3N4 nur sehr langsam wächst, bildet sich eine nur etwa 40 A dicke SiO2-Schicht auf der in der öffnung 34 freiliegenden Nitridschicht 30. Eine Oxydätzung ist daher für die Gate-Elektrode an sich nicht mehr notwendig. Sie wird jedoch durchgeführt,
.. Al~ V >ηι... ._ i_!i ι o: c_i-:.i.. -»<* . »
utii UIv i*v/i-.iunt\. CUl lOltCllUVtl ΟΙ-ΟΙ-ΙΙΙΙΊΙΙ »J* UUU UiI-
dere Verbindungen herzustellen. Sie wird wiederum als Photoätzung ausgeführt, und dazu wird die dritte Maske im Verfahren benötigt. Wo Kontakte zum Substrat 10 notwendig sind, wurden zusätzliche öffnungen ähnlich der Öffnung 34 in der Si-Schicht 32 bereits hergestellt. Diese werden nun wiederum vom Photolack freigelassen, so daß die Ätzung, die die Schicht 36 entfernt, auch die Schichten 30 und 38 durchdringt, wo diese freiliegen. Da die SiO2-Schicht 28 und die Si3N4-Schicht 30 für die Gate-Isolation oberhalb der Diffusionszonen 20 und 22 intakt bleiben soll, wird sie dort durch Phötoläck maskiert. Die Ätzung kann in Fluor-Wasserstoffsäure durchgeführt werden, die sowohl das SiO2 als auch das Si3N4 auflöst. Das Si3N4 löst sich wesentlich langsamer, was jedoch nicht störend ist, da diese Schicht nur dünn
Schließlich wird auf die Oberfläche der Vorrichtung eine metallische Aluminiumschicht 42 von etwa 10000 A Dicke durch Aufdampfen erzeugt (vgl. Fig. 9). In der Öffnung 34 und in anderen nicht gezeigten derartigen öffnungen bildet die Aluminiumschicht die Gate-EIcktrodc von Feldeffekttransistoren und außerdem Kontakte in anderen öffnungen, welche nicht dargestellt sind. Das Leitungsmustcr, das die
!«Verbindungen innerhalb der integrierten Schaltung darstellt, wird mittels der vierten in diesem Verfahren benützten Maske aus der Aluminiumschicht 42 ausgeätzt. Isolierte Teile der Aluminiumschicht stellen, wie schon bemerkt, die elektrische Verbindung zwischen der polykristallinen Abschirmungsschicht 32 und dem Halbleitersubstrat 10 her. Bei der praktischen Herstellung solcher Vorrichtungen wird schließlich die Oberfläche noch durch eine aufgesprühte SiO2-
Schicht ahopriprkt c\ip wip hprpite bekannt !St, zum Schutz und zur Passivierung der gesamten Vorrichtung dient.
Eine Struktur gemäß Fig. 2 kann allerdings auch mittels eines anderen Verfahrens hergestellt werden. Dazu wird eine dünne thermische Oxydschicht auf einem P-leitenden Siliziumsubstrat aufgewachsen und darüber eine dünne Siliziumnitridschicht aufgedampft. Ein Muster von Diffusionszonen wird durch das Nitrid und durch das Oxyd geätzt und dadurch eine Donator-Dotierung wie Phosphor oder Arsen eingebracht, so daß N-leitende Bereiche für die FET-Zonen bzw. die diffundierten Bitleitungen sowie als Elektroden der Speicherkondensatoren entstehen. Eine dünne Schicht thermischen Oxyds wird über den Zonen erzeugt und darauf eine Schicht polykristalli-
J5 nen Siliziums aufgedampft. Aus dieser Schicht wird das gewünschte Abschirmungsmuster ausgeätzt. Danach kann, wenn notwendig, überflüssiges Siliziumnitrid weggeätzt werden, soweit es nicht zur Isolation der Gate-Elektroden gebraucht wird. Es könnte aber ebensogut weggeätzt und durch eine neue Oxydschicht ersetzt werden. Durch die Wahl dieser Möglichkeiten können bekanntermaßen weitgehend die £igcii3t.riaficn uci Speichel^ciieiischauuilg beeinflußt werden. Thermisches Oxyd wird schließlich über der Silizium-Abschirmungsschicht aufgebracht, Kontaktöffnungen werden ausgeätzt, eine Aluminiumschicht, die die Wortleitungen und die Gate-Elektroden bildet, wird aufgedampft, und anschließend formgerecht geätzt.
Praktisch benötigt eine Speicherzelle, wie sie hier dargestellt wird, nur wenig mehr als 200 μ2 Substrateberfläche, wenn die Speicherkapazität 0,07 pF beträgt. Eine Speichermatrix mit 32000 Bits läßt sich somit samt Dekodier- und anderen Hilfsschaltungen
auf einem etwa 4 ■ 4,5 mm großen Siliziürripiättchen herstellen. Da die Störsignale genügend klein sind und der Leckstrom des Kondensators nur etwa 10~14 A beträgt, reicht es aus,· den Speicherinhalt nur nach je etwa 10 Schreib/Lesezyklen zu regenerieren.
Hierzu 2 Blatt Zeichnungen
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Claims (1)

  1. Patentansprüche:
    1. Integrierte Speicheranordnung mit mehreren in einem Halbleitersubstrat angeordneten Speicherzellen, die je einen Feldeffekttransistor und einen dazu in Serie geschalteten Kondensator aufweisen, dadurch gekennzeichnet, daß eine Elektrode des Kondensators durch die als gesteuerte Elektrode (120, 122) des FeldefTekttransistors dienende Halbleiterzone gebildet ist, und daß als andere Elektrode des Kondensators eine gleichzeitig als Abschirmung (124) dienende leitende Schicht vorgesehen ist, die vom Substrat durch eine isolierende Schicht (142) getrennt ist.
    2. Integrierte Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die leitende Schicht (124) mit dem Halbleitersubstrat elektrisch leitend verbunden ist.
    3. Integrierte Speicheranordnung nach den Ansprüchen 1 «.iJer 2, dadurch gekennzeichnet, daß die leitende Schicht aus einem Halbleitermaterial, vorzugsweise aus polykristallinem Silizium, besteht, das vom gleichen Leitfähigkeitstyp wie das Substrat ist.
    4. Integrierte Speicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zwischen dem Substrat und der als Abschirmung dienenden leitenden Schicht angeordnete isolierende Schicht (142) eine Doppelschicht aus Siliziumdioxyd und Siliziumnitrid ist.
    5. Integriere Speicheranordnung nach einem der vorhergehenden Anspruch?, dadurch gekennzeichnet, daß die Zugriffsleitungen der ersten Koordinate als streifenforrr.'ige Diffusionszonen (128) und die Zugriffsleitungen der anderen Koordinate als aufmetallisierte Leiterzuge (132) ausgebildet sind, die im wesentlichen von der Abschirmungsschicht isoliert über dieser angeordnet sind.
    ft. Integrierte Speicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in dem Halbleitersubstrat vom ersten Leitfähigkeitstyp fur jede einzelne Speicherzelle zwei beabstandet zueinander angeordnete Dotierungsgebiete vom dazu entgegengesetzten zweiten Leitfahigkeittyp als Source- und Drain-Gebiete eines Isolierschicht-FETs vorgesehen sind, daß sich über dieser Anordnung mit Ausnahme der Gate-Bereiche durch eine Isolierschicht getrennt eine leitende Schicht aus dotiertem Halbleitermaterial, vorzugsweise aus polykristallinem Silizium, vom gleichen ersten Leitfähigkeitstyp und Potential wie das Substrat befindet, welche leitende Schicht eine Abschirmung und gleichzeitig in den Bereichen über einer der gesteuerten FET-Elektroden eine Elektrode eines mit dieser FHT-EIektrode verbundenen Kondensators darstellt, und daß darüber durch eine weitere Isolierschicht getrennt eine Metallisierungscbene fur die Gatc-F.lektrodcn der FETs sowie die Vcrbindungslcitungen vorgesehen ist.
    7; Vcrfahrcnzur Herstellung einer integrierten Speicheranordnung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die folgenden Vcrfahrensschrittei
    - Ausbilden einer ersten, einen Doticrungsstoff enthaltenden Oxydschiciil auf den se-8.
    lektiv zu dotierenden Oberflächenbereichen eines Halbleitersubstrates;
    Erzeugen einer zweiten Oxydschicht auf der Oberfläche dieser Anordnung und gleichzeitiges Eindiffundieren des Dotierungsstoffes aus den ersten Oxydschicht-Zonen in das Substrat;
    Entfernen beider Oxydschichten vom Substrat;
    Justieren von in nachfolgenden Schritten verwendeten Masken anhand der um die Diffusionszonen entstandenen Stufungskanten in der Oberfläche.
    Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß als Substrat P-leitfähiges Silizium und als Dotierungsstoff für die Diffusionszonen Arsen venvendet wird.
    9. Verfahren nach den Ansprüchen 7 oder 8, gekennzeichnet durch die folgenden Verfahrensschritte im Anschluß an das Entfernen beider Oxydschichten:
    - Erzeugen einer ersten isolierenden Schicht (26) auf dem selektiv dotierten Substrat;
    - Erzeugen einer leitenden Halbleiterschicht (32) auf selektiven Bereichen der Oberfläche;
    - Erzeugen einer zweiten isolierenden Schicht (36) auf de\ Halbleiterschicht;
    - Herstellen von die erste und zweite isolierende Schicht durchdringenden Kontaktoffnungen;
    - Herstellen von leitenden Verbindungen (42) sowie von Gate-Elektroden in einer Metallisierungsebene auf der zweiten isolierenden Schicht und in den Kontaktöffnungen.
    K). Verfahren nach Anspruch0, dadurch gekennzeichnet, daß die erste isolierende Schicht (26) eine Doppelschicht aus Siliziumdioxyd und SilizJumnitrid (28; 30) ist.
    11. Verfahren nach einem de·· "orhergehenden Ansprüche, dadurch gekennzeichnet, daß für die zweite isolierende Schicht (36; biliziumdioxyd nd für die leitenden Verbindungen (42) Aluminium verwendet wird.
    12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß für die leitende Halbleiterschicht (32) polykristallines Silizium gleicher Leitfähigkeit wie das Substratmaterial verwendet wird.
    13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die leitende Halbleiterschicht (32) derart ausgebildet wird, daß sie stellenweise als elektrostatische Abschirmung und stellenweise als Leitungsverbindung dient.
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