DE2360450B2 - Ausfallsicherer Taktgenerator - Google Patents

Ausfallsicherer Taktgenerator

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DE2360450B2 DE19732360450 DE2360450A DE2360450B2 DE 2360450 B2 DE2360450 B2 DE 2360450B2 DE 19732360450 DE19732360450 DE 19732360450 DE 2360450 A DE2360450 A DE 2360450A DE 2360450 B2 DE2360450 B2 DE 2360450B2
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Reinhard Mueller
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Description

Die Erfindung betrifft einen ausfaüsicheren Taktgenerator für ein 3-kanaliges Steuersystem.
Es ist bereits eine Generatoranordnung zum Erzeugen von Ausgangssignalen zum Steuern von redundanten Systemen mittels voneinander unabhängiger Stromkreise bekannt, bei der die Anzahl g voneinander unabhängiger Stromkreise mindestens um den Wert I größer als der doppelte Wert des gewünschten Redundanzgrades der Generatoranordnung ist und jeder Stromkreis einen Generator zur Erzeugung von Taktsignalen, Scru-'.ungsanordnungen zum Steuern der Erzeugung der Taktsignale innerhalb bestimmter Zeitintervalle und Schaltungsanordnungen zum Erzeugen der dem Steuern der redundanten Systeme dienenden Ausgangssignale enthält, die nur dann auftreten, wenn die Anzahl richtiger Signale mindestens um den Wert 1 größer als der Redundanzgrad ist (DE-AS 24 23 276).
Allgemein können Taktgeneratoren zur Steuerung des Datenflusses in datenverarbeitenden Anlagen benutzt werden. Handelt es sich insbesondere um Anlagen, bei denen eine fehlerhafte Information oder eine Unterbrechung des Informationsflusses zur Gefährdung von Menschenleben oder Zerstörung großer Sachwerte führen kann, wie etwa bei der Steuerung kerntechnischer Anlagen oder der Eisenbahnsicherungstechnik, so ist zu verlangen, daß alle Bausteine der betreffenden Anlagen ausfallsicher und fehlergeschützt arbeiten.
Zur Realisierung eines in diesem Sinne sicher arbeitenden Steuersystems ist z. B. aus der DE-OS 20 23 117 bekannt geworden, das gesamte System aus 3 identischen, voneinander unabhängigen Informationsverarbeitungskanälen aufzubauen, in denen gleiche Daten mit Hilfe einer 2 von 3 Majoritätslogik zur Fehlerregenerierung taktsynchron verarbeitet werden.
Diese Lösung besitzt den wesentlichen Vorteil, daß etwa Störungen oder Fehler in einem der 3 Kanäle für den gesamten Informationsfluß hinler der jeweils eingeschalteten 2 von 3 Majoritätslogik unwirksam sind.
Eine notwendige Voraussetzung ist dabei die taktsynchrone Verarbeitung der Daten in allen Kanälen. Darüber hinaus zwingt jedoch das Konzept des ausfallsichercn. 3-kanaligen Aufbau«; auch zu einer ausfallsichcrcn, kanaleigenen Taktversorgung, da ein zentraler Taktgenerator für alle Kanäle, ctwii ein gewöhnlicher Rechteckgenerator, bri einem Ausfall die gesamte Anlage blockieren würde.
Ein Generator, der geeignet wäre, eine derartige Anlage taktsynchron und ausfallsicher zu versorgen, ist nicht bekannt,
Aufgabe der vorliegenden Erfindung ist es deshalb, ein 3-kanaliges Steuersystem mit einer Taktversorgung auszustatten, die folgende Eigenschaften hat:
1. Jeder der 3 Daten verarbeitenden Kanäle besitzt einen eigenen Generator zur Erzeugung einer Taktfrequenz.
2. Die Takte aller 3 Kanäle laufen synchron.
3. Der Ausfall oder die Störung eines Generators in einem der Kanäle hat bezüglich der taktsynchronen Versorgung aller Kanäle keinen Einfluß.
is Die Aufgabe wird nach der Erfindung durch die im Patentanspruch 1 angegebenen Maßnahmen gelöst
Zur weiteren Erhöhung der Sicherheit besteht eine zweckdienliche Ausbildung der Erfindung darin, daß die Schaltung der Majoritätslogik aus fehlersicheren Bausteinen besteht
Die Erfindung soll an Hand eines Ausführungsbeispiels näher erläutert v/erden:
F i g. 1 zeigt das Blockschaltbild eines ausfallsicheren Taktgenerators. Mit Mist die Schaltungsanordnung der 2 von 3 Majoritätslogik bezeichnet. Diese verknüpft die L- oder 0-wertigen Ausgangsgrößen A\, A2 und A3 der η-stufigen Schieberegister Si, S2 und S3 zu den L- oder 0-wertigen Eingangsgrößen Ex, E2 und E3 gemäß der in F i g. 2 angegebenen Funktionstabelle.
jo Dies bedeutet, daß entsprechend einer Mehrheitsentscheidung bei Übereinstimmung mindestens zweier /4-SignaIe alle £-SignaIe den gleichen Wen erhalten.
Die funktionale Abhängigkeit der £-SignaIe von den /4-Signalen läßt sich mit Hilfe der logischen Verknüp-
fungen »UND« ( · ) und »ODER« ( + ) beispielsweise in der Form
E,- E2= E3 = A\A2 +A2A3 +AiAi
darstellen.
Ä|, R2 und R3 sind nicht synchrone Rechteckgeneratoren, deren Frequenzen f\, f2 und /3 um den Wert /'mit der Toleranz d/schwanken können.
Dies bewirkt unterschiedliche Signallaufzeiten fi, t2 und I3 in den von ihnen gesteuerten Schieheregistern Si, S2 und Sj, so daß die Ausgangssignale A\, A2 und A3 i. a. nicht übereinstimmen.
Durch die Majoritätslogik M jedoch sind die Signalzustände £1, £3 und £j entsprechend einer 2 von 3 Mehrheitsentscheidung stets identisch.
Ein Wechsel der £-Signale findet immer dann statt, wenn mindestens 2 ihrer komplementären Werte nach Durchlaufen der Schieberegister an den ^-Ausgängen koinzidieren. Zum näheren Verständnis dessen werden dazu die F i g. 3 betrachtet. Sie zeigt ein Beispiel für die
■55 mögliche zeitliche Abhängigkeit der Signalzustände A\, Ai und A3 sowie E\, E2 und £3, wobei L-Signale durch dunkle und O-Signale durch helle Felder gekennzeichnet sind.
Zum Zeitpunkt U beispielsweise wechseln die £-Si-
bo gnale auf Grund der Majoritätslogik von L auf 0. Ihre komplementären Impulse (L) werden nach η Takten als M-Signale der Majoritätslogik aufgeschaltet. Nach dem Beispiel der F i g. 3 erscheinen auf Grund der unterschiedlichen Taktfrequenzen erst vom Zeitpunkt I2 ab
hr> mindestens zwei L-wertigc /Α-Signale (A\ und A2). Zu diesem Zeitpunkt wechseln diinn auch wieder die E-Signnlc entsprechend der 2 von 3 Majoritätslogik von 0 auf L usw. Insgesamt wird durch diese erfindungsge-
mäße Schaltung erreicht, dall die f-Signale grundsätzlich synchron wechseln. Ihre Periode T ist dabei i. a. zeitlich nicht konstant. Bezeichnet man mit tmm und tm„ die untere und obere Grenze der möglichen Schieberegister-Laufzeiten, so gilt
Fällt einer der Rechteckgeneratoren Ä|, Ri oder A3 aus, führt das entsprechende Schieberegister am Ausgang L- oder O-Signal. Wie man unmittelbar erkennt, wird dadurch ein synchroner Ε-Signal- Wechsel nicht gestört.
Wie oben bereits dargelegt wurde, läßt sich die
Majoritätslogik aus »UND«· und »ODER«-Gliedern aufbauen. Um auch hier einen möglichst hohen Grad an Ausfallsicherheit zu erreichen, ist es sinnvoll, fehlersichere Bausteine zu verwenden, wie sie aus den Literaturstellen
DE-OS 19 33 7)3 DE-OS 19 50 330 DE-OS 19 50 331 DE-OS20 14 135 DE-OS 20 14 110
bereits bekannt sind.
Hierzu 1 Blatt Zeichnungen

Claims (2)

Patentansprüche:
1. Ausfallsicherer Taktgenerator für ein 3kanaliges Steuersystem, dadurch gekennzeichnet, daß je einer von drei getrennten Rechteckgeneratoren (R\, Rj, A3) mit seinen Impulsen je eines von drei Schieberegistern (Su S2, S3) steuert, deren Eingangsgrößen (Eu Ei, Ei) entsprechend einer 2 von 3 Majoritätslogik (WJ aus den Ausgangsgrößen (A1, A2, A3) gebildet werden und als synchrone Takte verwendbar sind.
2. Ausfallsicherer Taktgenerator nach Patentanspruch 1, dadurch gekennzeichnet, daß die Schaltung der Majoritätslogik (M) aus fehlersicheren Bausteinen besteht
DE19732360450 1973-12-01 1973-12-01 Ausfallsicherer Taktgenerator Withdrawn DE2360450B2 (de)

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Application Number Priority Date Filing Date Title
DE19732360450 DE2360450B2 (de) 1973-12-01 1973-12-01 Ausfallsicherer Taktgenerator
DE2365090A DE2365090A1 (de) 1973-12-01 1973-12-22 Dreikanaliger taktgenerator

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DE19732360450 DE2360450B2 (de) 1973-12-01 1973-12-01 Ausfallsicherer Taktgenerator

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DE2360450A1 DE2360450A1 (de) 1975-06-05
DE2360450B2 true DE2360450B2 (de) 1980-09-04

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3023624C1 (de) * 1980-06-24 1981-10-01 Siemens AG, 1000 Berlin und 8000 München Taktgebareanordnung zum Erzeugen von Stauerimpulsen fuer ein redundantes Datenverarbeitungssystem
US4920540A (en) * 1987-02-25 1990-04-24 Stratus Computer, Inc. Fault-tolerant digital timing apparatus and method
GB8818665D0 (en) * 1988-08-05 1988-09-07 Crosfield Electronics Ltd Methods & apparatus for synchronising clock signals
US6718474B1 (en) 2000-09-21 2004-04-06 Stratus Technologies Bermuda Ltd. Methods and apparatus for clock management based on environmental conditions

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