DE2359776C2

DE2359776C2 - Speichermodul

Info

Publication number: DE2359776C2
Application number: DE2359776A
Authority: DE
Inventors: John L. Sudbury Mass. Curley; Benjamin S. Boston Mass. Franklin; John L. Marlboro Mass. Manton; Chester M. Billerica Mass. Nibby
Original assignee: Honeywell Information Systems Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1972-12-01
Filing date: 1973-11-30
Publication date: 1984-02-16
Also published as: US3814922A; FR2211693B1; CA991749A; DE2359776A1; AU6112173A; JPS5846800B2; AU477331B2; NL7314210A; GB1429708A; FR2211693A1; JPS4988436A; IT997672B

Description

Erfindung wird nämlich erreicht, daß der Datenprozessor mit einer Information bezüglich in dem Speichermodul auftretender kritischer Fehler versorgt wird, die mit einer die Eigenschaft und die Quelle der betreffenden kritischen Fehler festlegenden Information korrelliert sind.

Zweckmäßige Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

An Hand von Zeichnungen wird die Erfindung nachstehend beispielsweise näher erläutert

F i g. 1 zeigt in einem Blockdiagramm die Beziehung zwischen einer Datenverarbeitungseinheit, den Elementen eines Speichermoduls und einem Wartungszustandsregister.

F i g. 2 zeigt die Definition von 32 Speicherplätzen des Wartungszuslandsregisters in einem Fehlerkorrekturcode/Byteparitäts-Betrieb, und zwar mit und ohne Vorliegen eines Taktfehlers, sowie die Definition des Wartungszustandsregisters in einem Auffrischu.igs-Fehlerdiagnosebetrieb, und zwar mit und ohne Vorliegen eines Taktfehlers.

F i g. 3 zeigt die Anordnung von Halbleiterelemente enthaltenden Pln.tten bei der bevorzugten Ausführungsform der Erfindung.

F i g. 4A zeigt einen Schaltplan von Betriebsart-Feldeinheiten des Wartungszustandsregisters.

Fig.4B zeigt einen Schaltplan von eine korrigierte Fehlerzählung bzw. einen Fortlauf des Auffrischen betreffenden Feldeinheiten des Wartungszustandsregisters.

Fig.4C zeigt einen Schaltplan von Fehlerfeldeinheiten des Wartungszustandsregisters.

Fig.4D zeigt einen Schaltplan von Ausfalleinheit-Lokalisierungsfeldelementen des Wartungszustandsregisters.

Im folgenden wird eine bevorzugte Ausführungsform der Erfindung erläutert werden. Gemäß F i g. 1 veranlaßt eine Datenverarbeitungseinheit 10, daß eine Information in Form von Binärdaten bzw. Bits an ein Speichermodul 20 abgegeben oder aus diesem entnommen wird. Die Übertragung der Information erfolgt über eine Hauptdatensammelleitung 40, die zwischen dem Speichermodul 20 und der hier als Datenprozessor bezeichneten Datenverarbeitungseinheit 10 vorgesehen ist. Bei der bevorzugten Ausführungsform enthält die Hauptdatensammelleitung 72 Kanäle für die Übertragung der Binärdaten. Diese Binärdaten sind jeweils in acht Bytes ä acht Datenbits und einem Paritätsbit aufgeteilt. Es sei jedoch bemerkt, daß auch andere Anordnungen bzw, Gruppierungen möglich sind. Die Arbeitsweise eines einzelnen Speichermoduls 20 wird im einzelnen erläutert werden. Es sei jedoch bemerkt, daß die Erfindung in gleicher Weise auch auf den Betrieb einer Vielzahl von Speichermoduln, wie dem Speichermodul 70 und dem Speichermodul 80, angewendet wird, und zwar unter der Voraussetzung, daß ein üblicher Anordnungsbeschränkungszugriff zu dem unerwünschten Modul oder den unerwünschten Moduln während der in Frage kommenden Zeitspannen ausgeglichen wird.

Die Hauptdatensammelleitung 40 ist in dem Speichermodul 20 mit einer Paritäts/Fehlerkorrekturcode-Anordnung bzw. Fehlererkennungs- und Korrektur-Einrichtung 21 verbunden. Diese Einrichtung 21 prüft die Parität der Daten (d. h. bei der bevorzugten Ausführungsform das 1-Paritätsbit pro Byte), die von dem Datenprozessor 10 her kommen. Während des normalen Betriebs codiert die Einrichtung 21 dann die Daten, ersetzt die Paritätsbits durch Fehlerkorrekturcode-Prüfbits und gibt die unter Zugrundelegung des Fehlerkorrekturcodes codierten Daten an den in Frage kommenden Speicherplatz in der Speicherelementmatrix bzw. Speicherelementanordnung 200 über die Datenhauptleitung 30 ab.

In entsprechender Weise werden für Daten, die von der Speicherelementanordnung 200 zu dem Datenprozessor 10 zu übertragen sind, codierte Daten aus dem in Frage kommenden Speicherplatz der Anordnung 200

to über die Datensammelleitung 30 an die Einrichtung 21 abgegeben. In der Einrichtung 21 werden die Daten erforderlichenfalls korrigiert und mit geeigneten Byte-Paritätsbits versehen und an die Hauptdatensammelleitung 40 für die Übertragung zu dem Datenprozessor 10 abgegeben.

Unter geeigneten Bedingungen kann die Fehlererkennungs- und Korrektur-Einrichtung 21 ferner in der Weise arbeiten, daß sie die Paritätsbits der einlaufenden Daten überprüft und demgemäß die einlaufenden Daten (mit Paritätsbits) in der Speicherelementanordnung 200 ohne einen Ersatz der Paritätsbits durch Fehlerkorrekturcode-Prüfbits abspeichert. Die Einrichtung 21 kann ferner die Einspeicherung von Daten aus dem Datenprozessor 10 in der Speicherelementanordnung 200 ohne eine Paritätsüberprüfung oder Erzeugung von Fehlerkorrekturcode-Prüfbits ermöglichen. Die Operation der Einrichtung 21 wird durch von der Betriebs- bzw. Betriebsartensteueranordnung 45 abgegebene Signale festgelegt, die über die Sammelleitung 46 an die Einrichtung 21 abgegeben werden. Die Steueranordnung 45 wird durch von dem Datenprozessor 10 über die Sammelleitung 47 abgegebene Signale gesteuert.

Die Datensammelleitung bzw. Datenhauptleitung 28 und die Steuerleitung 29 verbinden ferner die Einrichtung 21 und das eine Mehrbitspeichereinrichtung darstellende Wartungszustandsregister 23. Die Steuerleitung 29 signalisiert dem Wartungszustandsregister 23 die Identifizierung eines Eingabedaten-Fehlers in der Parität der Daten der Hauptdatensammelleitung 40, eines Einzelfehlers in den aus der Speicherelementmatrix 200 herausgeführten, unter Zugrundelegung des Fehlerkorrekturcodes codierten Daten oder eines Mehrfachfehlers in den unter Zugrundelegung des Fehlerkorrekturcodes codierten Daten, die aus der Speichermatrix 200 herausgeführt worden sind. Bei einer Einzelfehlerkorrektur der unter Zugrundelegung des Fehlerkorrekturcodes codiereten Daten werden Syndrombits (das sind bei dem Fehlerkorrekturcodeverfahren entwickelte Bits, welche den Bitgruppenfehlerplatz spezifizieren) oder im Falle eines Eingabedatenfehlers Bits, welche die Lage des in Frage kommenden Bytes spezifizieren, welches den durch die Einrichtung 21 festgestellten Paritätsfehler enthält, über die Hauptleitung 128 an das Wartungszustandsregister abgegeben.

Der Datenprozessor 10 ist ferner über die Adressenhauptleitung 42 mit einer Adressierungseinrichtung 32 des Speichermoduls 20 verbunden. Die Adressenhauptleitung 42 enthält bei der bevorzugten Ausführungsform 22 Kanäle, die in drei Gruppen unterteilt sind, deren jede einen Paritätsprüfkanal enthält. Wenn eine Information betreffend die Lage der gewünschten Elemente der Speicherelementmatrix bz-w. -anordnung 200 an die Adressierungseinrichtung 32 abgegeben wird, wird die Parität jeder der drei Gruppen überprüft, und das Auftreten eines Fehlers zusammen mit der Identifizierung der den Fehler enthaltenden Adressenbitgruppe wird über die Hauptleitung 24 dem Wartungszustandsregister 23 signalisiert. Die Adressierungseinrich-

tung 32 ist über die Hauptleitung 48 mit der Speicherelementanordnung 200 verbunden. Auf der Sammelleitung bzw. Hauptleitung 48 auftretende Signale legen die in dem Speichermodul 20 adressierten in Frage kommenden Speicherelemente fest.

Die Adressierungseinrichtung 32 ist über die Hauptleitung 34 mit einer ein Steuerschaltungsnetzwerk darstellenden Treiberschaltungseinheit 33 verbunden. Die Treiberschaltungseinheit 33 ist über die Hauptleitung 35 mit der Speicherelementanordnung 200 verbunden. Bei der bevorzugten Ausführungsform sind die Treiberschaltungen physikalisch auf der Schaltungsplatte mit den zugehörigen Halbleiterspeicherelementen untergebracht. Die in F i g. 1 dargestellte Trennung dient zur Veranschauüchung der Trennung der Funktionen. Die Aktivierung der in Frage kommenden Treiber-(oder Takt-)Schaltungen wird durch die auf der Adressenhauptleitung 42 auftretenden Datensignale bestimmt. Die Adressensignale und zusätzliche Steuersignale, die nicht dargestellt sind, aktivieren die Treiberschaltung, welche eine Gruppe von Speicherelementen in der Anordnung bzw. Matrix 200 einschließlich der adressierten Speicherelemente beeinflußt. Eine Störung bzw. ein Fehler in der Arbeitsweise irgendeiner der Treiberschaltungen der Einheit 33 wird zusammen mit einer die Lage der fehlerhaften Einheit angebenden Information über die Hauptleitung 36 dem Wartungszustandsregister 23 signalisiert.

Die Fehlererkennungs- und Korrektur-Einrichtung 21 ist ferner über eine Ausblend-Hauptleitung 43 mit dem Datenprozessor 10 verbunden. Diese Ausblend-Hauptleitung 43 liefert der Einrichtung 21 eine Information betreffend die Ausblendung von bestimmten Bereichen bzw. Teilen des Datenwortes. Die über die Ausblend-Hauptleitung 43 abgegebene Dateninformation enthält ein Paritätsbit. Dieses Paritätsbit wird mit einem Paritätsbit verglichen, welches von der Einrichtung 21 aus den einlaufenden Daten erzeugt wird. Über die Hauptleitung 29 wird ein Fehler dem Wartungszustandsregister 23 signalisiert.

Eine Auffrischlogik 25 enthält eine Anordnung zur Aktivierung der Wiederherstellung der in den Halbleitereiementen der Speicherelementmatrix bzw. -anordnung 200 gespeicherten Information. Die Auffrischlogik 25 ist über die Hauptleitung 27 mit der Adressierungseinrichtung 32 verbunden; sie bestimmt, welche Gruppe von Halbleiterelementen der Speicherelementmatrix aufgefrischt wird sowie wann diese Wiederherstellung des Speicherzustands stattfinden wird. Die Hauptleitung 28 ist mit dem Wartungszustandsregister 23 verbünden, um eine weiter unten beschriebene Information abzugeben, und zwar zum Zwecke der Bestimmung eines Schaltungsfehlers bzw. einer Schaltungsstörung in der Auffrischlogik 25. Die Auffrischlogik wird durch einen Teil der Signale von dem Datenprozessor 10 her über die Steuerhauptleitung 49 gesteuert Die Steuerhauptleitung 49 liefert Signale (wie das Eingabe/Ausgabe-Reservierungssignal IOCRES), das für die Operation des Speichermoduls 20 erforderlich ist Die Betriebsarten- bzw. Betriebssteuereinrichtung 45 ist über die Hauptleitung 31 mit der Auffrischlogik 25 verbunden; sie steuert die Betriebsart der Auffrischlogik.

Die Betriebsart des Speichermoduls ist durch die Betriebsartensteuereinrichtung 45 festgelegt, die ihrerseits durch Signale gesteuert wird, welche über die Steuerhauptleitung 47 von dem Datenprozessor abgegeben werden. Die Hauptleitung 47 enthält bei der bevorzugten Ausführungsform drei Kanäle. Die Betriebsartensteuereinrichtung 45 decodiert die auf der Hauptleitung 47 auftretenden Signale und liefert Signale an die in Frage kommenden Bereiche des Speichermoduls 20 durch auf dem vorliegenden Gebiet bekannte Mittel. Die folgenden Betriebsarten sind bei der bevorzugten Ausführungsform verfügbar:

1. Normaler Fehlerkorrekturcodebetrieb,

2. Festsetzen einer Fehlerkorrekturcode-Umgehung, ίο 3. Fehlersuch-Lesevorgang,

4. Eingabe-Fehler, Oberlaufen,

5. auszuführendes Auffrischen/nicht belegte Auffrischungs-Fehlerprüffestsetzung,

6. Selbst-Start der Auffrischungs-Fehlerprüffestsetzung,

7. Zurückstellen auf normalen Fehlerkorrekturcodebetrieb.

Der Zustand der Betriebsartensteuereinrichtung 45 wird dem Wartungszustandsregister 23 über die Hauptleitung 22 signalisiert.

Der normale Fehlerkorrekturcodebetrieb dient in einer Schreiboperation der Überprüfung der Paritätsprüfbits mit den entsprechenden Bytes bezüglich eines einlaufenden Datenwortes und dem Ersatz der Paritätsprüfbits durch Fehlerkorrekturcode-Prüfbits in der Einrichtgung 21. Die resultierenden Fehlerkorrekturcode-Prüfbits und die Datenbytes werden in den adressierten Speicherplätzen in der Speicherelementanordnung 200 gespeichert. Bei der Leseoperation in dem normalen Fehlerkorrekturcodebetrieb werden die Fehlerkorrekturcode-Prüfbits und die Datenbytes aus dem adressierten Speicherplatz der Speicherelementanordnung 200 ausgeblendet bzw. herausgeführt, ferner werden erforderlichenfalls die Datenbytes korrigiert, und außerdem werden die Fehlerkorrekturcode-Prüf bits durch Paritätsprüfbits je Datenbyte ersetzt Das vollständige Datenwort wird an den Datenprozessor 10 abgegeben.
Der Betrieb des Festsetzens einer Fehlerkorrekturcodeumgehung bei der Schreiboperation bewirkt, daß die Einrichtung 21 die Paritätsprüfbits mit dem entsprechenden Byte bezüglich eines einlaufenden Datenwortes vergleicht und bei Vorliegen richtiger Paritätsprüfbits das Datenwort in dem adressierten Speicherplatz der Speicherelementanordnung 200 abspeichert, ohne daß die Paritätsprüfbits durch Fehlerkorrekturcode-Prüfbits ersetzt werden. Bei der Leseoperation wird das Datenwort in dem adressierten Speicherplatz direkt an den Datenprozessor 10 abgegeben.

Der Fehlerprüf-Lesebetrieb bewirkt, daß der Inhalt des Wartungszustandsregisters 23 an die Datenhauptleitung 40 für eine Beeinflussung bzw. Behandlung durch den Datenprozessor 10 abgegeben wird. Um diese Übertragung zu erreichen, verbindet die Datenhauptleitung 26 die Hauptdatensammelleitung 40 und das Wartungszustandsregister 23.

Der Eingangs-Fehler-Überlaufbetrieb bewirkt das Einschreiben eines Datenwortes aus der Speicherelementanordnung 200 ohne eine Paritätsprüfung. Paritätsprüfungen werden jedoch bei der bevorzugten Ausführungsform auf die Ausblendsignale und die Adressensignale hin ausgeführt

Der eine vorzunehmende Auffrischung/nicht belegte Fehlerprüffestsetzung betreffende Betrieb bewirkt, daß binäre Verknüpfungssignale in in Frage kommende Speicherplätze des Wartungszustandsregisters 23 eingeführt werden, um anzuzeigen, daß einer der beiden Auffrischungs-Fehlerprüfbetriebsarten in dem Spei-

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chermodul 20 festgelegt ist. Ferner bewirkt der betref- nen Daten löschen. Die Bitstelle 02 enthält ein positives

fende Betrieb gesondert eine Anzeige darüber, daß ent- binäres Verknüpfungssignal, wenn die an das Wartungs-

weder die für die vorzunehmende Auffrischung vorge- zustandsregister abgegebene Zählerstellungszahi nach

sehenen Verknüpfungsschaltungen oder die für eine einer Löschoperation den Wert 4091 erreicht. Diese

nicht belegte Auffrischung vorgesehenen Verknüp- 5 Zählerstellung bleibt bis zum Auftreten einer Löschope-

fungsschaltungen der Auffrischlogik 25 überprüft wer- ration im Register 23. Eine Zählgröße wird dem Zähler

den. Der Selbst-Start-Auffrischungsfehlerprüfbetrieb und damit dem Wartungszustandsregister jeweils dann

veranlaßt binäre Verknüpfungssignale in in Frage korn- zugeführt, wenn die Einrichtung 21 arbeitet, um in der

menden Speicherplätzen des Wartungszustandsregi- Speicherelementanordnung bzw. -matrix enthaltene

sters 23 sowohl einen Auffrischungs-Fehlerprüfbetrieb io Daten zu korrigieren, wenn die Bitstelle 00 ein negatives

als auch den Umstand anzuzeigen, daß die Selbst-Start- Binärsignal enthält. Wenn die Bitstelle 01 ein positives

Auffrischungsverknüpfungsschaltungen der Auffrisch- Binärsignal enthält, wird eine Zählgröße an das Register

logik 25 überprüft werden. 23 jeweils dann abgegeben, wenn die Auffrischlogik 25

Die Rückkehr zu dem normalen Fehlerkorrekturco- ein Auffrischungs-Fortschreitsignal (RGO) abgibt. Das

debetrieb bewirkt das Setzen der Elemente in dem War- 15 Auffrischungs-Fortschreitsignal (RGO) wird von der

tungszustandsregister 23 und des restlichen Teiles des Auffrischlogik 25 erzeugt, um den Auffrischungszyklus

Speichermoduls 20, wodurch dem Speichermodul 20 ei- für eine Gruppe von Elementen in der Speicherelement-

ne Operation in der normalen Fehlerkorrekturcode-Be- matrix bzw. -anordnung 200 zu beginnen bzw. auszuiö-

triebsart ermöglicht ist. sen.

Die Auferlegung einer der beiden Auffrischungs-Feh- 20 Die Bitstelle bzw. Position 07 des Wartungszustandslerprüfsetzbetriebsarten oder der Fehlerprüf-Lesebe- registers speichert ein positives binäres Verknüpfungstriebsart bewirkt das Löschen des Inhalts des Wartungs- signal im Anschluß an die Korrektur des in den gespeizustandsregisters, wodurch Daten beseitigt werden, die cherten Daten enthaltenen ersten Signalbitfehlers durch für die folgende Operation des Speichermoduls nicht die Einrichtung 21, nachdem das Wartungszustandsregirelevant sind 25 ster gelöscht worden ist. Dieses Signal bleibt so lange

Das Wartungszustandsregister 23 ist ferner mit dem gespeichert, bis das Wartungszustandsregister 23 ge-Datenprozessor 10 über die Hauptleitung 44 verbunden, löscht ist. Die Bitstelle bzw. Position 08 enthalt ein posiüber die signalisiert wird, daß von dem Wartungszu- tives binäres Verknüpfungssignal, nachdem ein Mehrstandsregister 23 ein Fehler aufgezeichnet worden ist. fachbitfehler in den gespeicherten Daten festgestellt Bei der bevorzugten Ausführungsform enthält die 30 worden ist. Die Bitstelle 09 enthält ein positives binares Hauptleitung 44 drei Kanäle. Der erste Kanal signali- Verknüpfungssignal, wenn die Treiberschaltungseinheit siert eine Eii.zelbit-Fehlerkorrektur; er ist lediglich 33 das Auftreten eines Fehlers bestimmt,
während der ersten Zählung (d. h. nach dem Löschen) in Die Bitstellen 10,11 oder 12 des Wartungszustandsredem Wartungszustandsregister 23 ausgenutzt. Dieses gisters 23 enthalten ein positives binäres Verknupfungs-Signal zeigt die Korrektur von Daten durch die Einrich- 35 signal, wenn ein Fehler beim Vergleich zwischen dem tung 21 an. Der zweite Kanal zeigt dem Datenprozessor Paritätsbit und den Daten einer entsprechenden Grup-10 an, daß eine Schreiboperation in der Speicherele- pe der drei Gruppen von Adressen-Eingabedatensignamentanordnung 200 aufgehoben worden ist, und zwar len festgestellt wird. Die Bitstelle bzw. Position 13 entwegen eines Einangsadressen-Paritätsfehlers, Eingangs- hält ein positives binäres Verknüpfungssignal, wenn eiausblend-Paritätsfehlers, Dateneingabe-Paritätsfehlers 40 ne Paritätsprüfung in den Ausblend-Eingabedaten einen oder eines intern erzeugten Schreibfehlers. Das dritte Fehler anzeigt. Die Positionen 14, 15, 16, 17, 18, 19. 20 Signal zeigt dem Datenprozessor 10 das Auftreten eines oder 21 enthalten ein positives Verknüpfungssignal, wieder kontrollierbaren Fehlers an, wie eines Eingabe- wenn eine in der Einrichtung 21 vorgenommene Pandaten-Paritätsfehlers, Ausblendungs-Eingabe-Paritäts- tätsprüfung festlegt, daß die der Wartungszustandsregifehlers, Datenparitätsfehlers oder eines intern erzeug- 45 ster-Position entsprechenden einlaufenden Byte-Daten ten Schreibfehlers. Der vierte Kanal zeigt das Auftreten in Widerspruch zu dem begleitenden Paritätsbit stehen, eines nicht wieder kontrollierbaren Fehlers in der Trei- Die Bitstellen 22 bis 31 enthalten binare Verknupberschaltungseinheit33 an. fungssignale, welche vom Zustand der Position 01 des

Im folgenden sei unter Bezugnahme auf Fig.2 die Wartungszustandsregister 23 und vom Auftreten eines Definition jeder der 32 Bitstellen des Wartungszu- 50 Treiberschaltungsfehlers m der Treiberschaltungseinstandsregisters bei der bevorzugten Ausführungsform heit 33 abhängen. Unabhängig vom Zustand der Bitstelder Erfindung gegeben. Die Bitstelle 00 zeigt ein binäres le Ol führt die Feststellung eines Treiberschaltungsfehl-Verknüpfungssignal an, wenn der das Festsetzen der lers zur Einführung von binären Verknüpfungssignalen Fehlerkorrekturcodeumgehung betreffende Betriebs- in die Bitstelle 22 und/oder in die Bitstelle 23, welche den zustand in der Betriebsartensteuereinrichtung 45 vor- 55 einen von vier Blöcken von Schaltungsplatten identifihanden ist Die Bitstelle 01 speichert ein binäres 1 -Ver- ziert, welche den Treiberschaltungsfehler bzw. die Treiknüpfungssignal, wenn entweder der eine vorzuneh- berschaltungsstörung enthalten. Die Bitstellen bzw. Pomende Auffrischung betreffende Nicht-Belegt-Auffri- sitionen 25 bis 29 enthalten Verknüpfungssignale, die schungsbetrieb oder der Selbst-Start-Auffrischungsbe- ferner den Fehler auf eine von sechs Schaltungsplatten trieb in der Betriebsartensteuereinrichtung 45 vorhan- 60 lokalisieren, welche in dem Block der Schaltungsplatten (J_6n i_st enthalten sind. Bei Fehlen eines positiven Verknüp-

Die Bitstellen 03,04,05 und 06 des Wartungszustands- fungssignals in der Position 01 und bei Fehlen eines

registers sind mit den Anschlußklemmen eines 4-Bit- Treiberschaltungsfehlers enthalten die Positionen

Zählers verbunden; sie bestimmen die in dem Zähler und 23 eine Binärinformation, welche den Block von

gespeicherte Zahl Der Zähler bleibt bei der Zählerstel- 65 Schaltungsplatten identifiziert, die die Daten speichern,

lung 16 stehen, bis er durch eines der oben beschriebe- welche die Einrichtung 21 durch Fehlerkorrekturcode-

nen Signale zurückgestellt bzw. gelöscht wird, welche verfahren korrigiert hat Die Positionen 24 bis 31 enthal-

Signale die in dem Wartungszustandsregister enthalte- ten die Syndrombits von der Fehlerkorrekturcode-Kor-

rekturanordnung, welche Bits die Lokalisierung des fehlerhaften Datenbits ermöglichen. Die Positionen 24 bis 31 enthalten die Daten für die erst zuvor vorgenommene Korrektur der Daten durch die Einrichtung 21; die Information nach der jeweiligen Korrektur ist dabei den vorhergehenden Daten überlagert. Wenn jedoch die Bitstelle bzw. Position 01 ein positives binäres Verknüpfungssignal enthält und wenn kein Treiberschaltungsfehler aufgetreten ist, enthält entweder die Bitstelle 22 oder die Bitstelle 23 ein positives binäres Verknüpfungssignal, durch welches der überprüfte Teil der Auffrischlogik 25 bestimmt ist, das sind die für eine vorzunehmende Auffrischung bzw. Nicht-Belegungs-Auffrischung dienenden Schaltungen oder die Selbst-Start-Auffrischungsschaltungen. Die Positionen 24 bis 28 enthalten das Ausgangssignal eines Y-Zählers der Auffrischlogik, welcher Zähler einen Bereich aus 32 Bereichen identifiziert, in die die Speicherelementanordnung 200 unterteilt ist. Bei dem betreffenden Bereich handelt es sich um den Bereich, der durch die Auffrischlogik 25 während des Fehlerprüfverfahrens adressiert ist.

Im folgenden sei auf F i g. 3 Bezug genommen, in der schematisch die Speicherelementanordnung 200 dargestellt ist, bei der 12 χ 16k Halbleiterspeicherelemente auf einer typischen MOS-Platte 201 untergebracht sind. Sechs Platten sind in einem Block enthalten, und der Speichermodul enthält vier Blöcke. Der Speicher enthält 64k adressierbare Worte, deren jedes 72 Informatioiisbits enthält.

Die die Elemente des Wartungszustandsregisters 23 enthaltende Anordnung ist in Fig.4A, 4B, 4C und 4D gezeigt. Jede dieser Figuren veranschaulicht die Realisierung bezüglich einer ähnlichen Gruppe von Registerpositionen gemäß der bevorzugten Ausführungsform.

Bezugnehmend auf F i g, 4A sei bemerkt, daß die Bitstellen bzw. Positionen 00 und 01 des Registers 23 durch zwei Schaltungen ausgeführt sind. Diese Schaltungen enthalten ein ODER-Glied 53, ein UND-Glied 51 und ein UND-Glied 52. Der Ausgangsanschluß des UND-Gliedes 51 ist mit einem Einangsanschluß des ODER-Gliedes 53 verbunden. Ein Eingangsanschluß des UND-Gliedes 51 ist mit dem Ausgangsanschluß des ODER-Gliedes 53 verbunden, wodurch die Umwälzung oder Verriegelung eines positiven Verknüpfungssignals in dieser Bitstelle bzw. Position erreicht ist. Der zweite Eingangsanschluß des UND-Gliedes 51 erhält ein CYRES-Signal. Das Zyklus-Rückstellsignal CYRES ist ein Rückstellimpuls, der am Ende des jeweiligen Speichermodulzyklus des Speichermoduls 20 bei der bevorzugten Ausführungsform erzeugt wird. Die Erzeugung des Zyklusrückstellsignals bewirkt, daß das Signal CYRES zu einem binären Null-Signal wird, wodurch die Umwälzung oder Verriegelung des positiven binären Verknüpfungssignals vom Ausgang des Verknüpfungsgliedes 53 unterbrochen wird. Der Ausgangsanschluß des UND-Gliedes 52 ist mit dem Eingangsanschluß des ODER-Gliedes 53 verbunden. Ein Eingangsanschluß des UND-Gliedes 52 erhält ein Fehler-Taktsignal (ERST), welches ein positives Verknüpfungssignal ist, das für die Betätigung der in Frage kommenden Verknüpfungsglieder erzeugt wird und damit für die Aufzeichnung des Auftretens von Fehlern. Der der Bitposition 00 zugehörigen Schaltung wird das Byte-Paritätsbetriebssignal an dem Eingangsanschluß des UND-Gliedes 52 zugeführt Die der Bitposition 01 zugehörige Schaltung erhält das Auffrischungs-Fehlerdiagnosesignal (REFDIAG), d. h. entweder das eine vorzunehmende Auffrischung bzw. eine Nichtbelegungs-Auffrischungsfehlerprüffestsetzung betreffende Signal oder das Selbst-Start-Fehlerdiagnosesetzsignal von der mit dem Eingangsanschluß des Verknüpfungsgliedes 52 verbundenen Betriebsartensteuereinrichtung 45.

Im folgenden sei auf Fig.4B Bezug genommen, gemäß der die Bitpositionen 03 bis 06 des Wartungszustandsregisters mit den Ausgangsanschlüssen eines 4-Bit-Zählers 57 verbunden sind, während die Bitposition 02 mit dem Endanschluß eines 12-Bit-Zählers 58 verbunden ist. Jeder Zähler weist eine Rückkopplungsschleife auf, um die Zählerstellung bei dem maximalen Wert festzuhalten, wenn dieser erreicht ist. Das CLR-Signal löscht die Zähler. Das betreffende Löschsignal CLR wird am Ende eines Fehlerdiagnose-Lesesignals (DIARD) erzeugt; es bewirkt, daß der Inhalt des Wartungszustandsregisters 23 an die Sammelleitung 40 abgegeben wird oder daß ein System-Voreinstellungssignal (SYSIN) für die Voreinstellung bei der bevorzugten Ausführungsform verwendet wird.

Im folgenden sei auf Fig.4C Bezug genommen, in der die Realisierung der Bitpositionen 07 bis 21 des Wartungszustandsregisters gemäß der bevorzugten Ausführungsform gezeigt ist. Jede Bitposition enthält ein ODER-Glied 59, ein UND-Glied 60 und ein UND-Glied 61. Die Ausgangsanschlüsse der Verknüpfungsglieder 60 und 61 sind mit den Eingangsanschlüssen des Verknüpfungsgliedes 59 verbunden. Ein Eingangsanschluß des UND-Gliedes 60 ist mit einem Ausgangsanschluß des Verknüpfungsgliedes 59 verbunden, wodurch ein Umwälz- oder Verriegelungsweg geschaffen ist, während ein zweiter Anschluß des UND-Gliedes 60 das CLR-Signal für die Unterbrechung der Verriegelung und Löschung des Registers erhält. Die Eingangsanschlüsse des UND-Gliedes 61 erhalten die Signale ERST, REFDIAG und DlAGRD (Fehlerdiagnose-Lesesignal). Darüber hinaus ist das der jeweiligen Registerposition zugeordnete UND-Glied 61 mit einem Datensignal beaufschlagt. Entsprechend der Bitposition 07 nimmt das Verknüpfungsglied 61 das SINER-Signal von der Einrichtung 21 her auf; entsprechend der Bitposition 08 erfolgt die Aufnahme eines MULER-Signals (Mehrfachfehlersignals) von der Einrichtung 21; entsprechend der Position 09 erfolgt die Aufnahme eines DRE-Signals (Treiberschaltungsfehler), wenn irgendein Fehler und wenn Treiberschaltungsfehler vorhanden sind, wobei die Sternchen jedoch anzeigen, daß für diesen Teil das REFDIAG-Signal nicht an das UND-Glied 61 abgegeben wird. Entsprechend der Position 10 wird ein Al ΕΙ-Signal (Eingangsadressen-Fehlersignal von dem Adressensteuerwerk 32 für die erste Gruppe von Eingangsadressensignalen) von der Adressierungseinrichtung 32 abgegeben. Entsprechend der Position 11 wird ein ATE-2-Signal (Adresseneingangs-Fehlersignal für die zweite Gruppe) abgegeben. Entsprechend der Position 12 wird ein AIE-3-Signal (Adresseneingangsfehlersignal von der Endgruppe) abgegeben; entsprechend der Position 13 wird ein MKER-Signal (Ausblendfehlersignal) von der Einrichtung 21 abgegeben. Entsprechend der Position 14 wird ein DIE-0-Signal (Dateneingangsfehlersignal für das erste Datenbyte) von der Einrichtung 21 abgegeben. Entsprechend den Positionen 15 bis 21 werden die Signale DIE-I bis DIE-7 (Dateneingangsfehlersignale für die Datenbytes 2 bis 8) von der Einrichtung 21 abgegeben.

Im folgenden sei auf F i g. 4D Bezug genommen, in der schematisch die anordnungsgemäße Realisierung der Positionen 22 bis 31 des Wartungszustandsregisters 23 veranschaulicht ist Jede Position enthält drei Netz-

werke, deren Ausgangsanschlüsse 65 miteinander verbunden sind. Die Eingangssignale für die drei Netzwerke 66 bestimmen das sich ergebende Ausgangssignal.

Das Netzwerk 66 enthält ein ODER-Glied 62 sowie UND-Glieder 63 und 64. Ein Ausgangsanschluß des ODER-Gliedes 62 ist mit einem Eingangsanschluß des UND-Gliedes 64 verbunden. Ein Ausgangsanschluß des UND-Gliedes 64 ist mit einem Eingangsanschluß des ODER-Gliedes 62 verbunden, während ein zweiter Eingangsanschluß des ODER-Gliedes 62 mit einem Ausgangsanschluß des UND-Gliedes 63 verbunden ist. Die übrigen Eingangsanschlüsse des UND-Gliedes 64 sind für die Aufnahme einer Gruppe von Signalen L(I), L(2) oder L{3) geeignet. Eine Reihe von Signalen E(I), E(2) oder E(3) gibt die in Frage konmmenden Schaltungen frei; diese Signale werden den Eingangsanschlüssen des Verknüpfungsgliedes 63 zugeführt, während einem weiteren Anschluß des Verknüpfungsgliedes 63 ein Signal aus einer geeigneten Gruppe von Signalen zugeführt wird. Das Signal (1), das Signal (2) oder das Signal (3) Hefen eine Fehlerlokalisierungsinformation für den einer Prüfung unterliegenden bestimmten Operationsbetrieb.

Bei dem Operationsbetrieb des Registers 33, welches eine durch die Einrichtung 21 korrigierte Fehler lokalisierende Information speichert, wird die erste Gruppe von Signalen, das Signal (1), verwendet. Die Signale BLK-Il und BLK-12 von der Adressierungseinrichtung kennzeichnen den einen von vier Blöcken, in welchem der Fehler aufgetreten ist. Durch Syndrom-Datenbits SYN-I bis SYN-8 erfolgt eine Lokalisierung des Fehlers in der Datengruppe. Diese Datenbitsignale werden von der Einrichtung 21 geliefert. Die Freigabesignale B(I), die dem Netzwerk 66(1)^ zugeführt werden, sind die Signale ERST, SlNER, 09 (mit 09 ist das verriegelte DRE-Ausgangssignal oder die Position 09 des Wartungszustandsregisters 23 angezeigt), REFDlAG, RGO und DIARD. Der Verriegelungsteil des Netzwerks erhält die Signale REFDlAG, 09, CÜR und SINERPLS₁ wobei das Einzelfehlerimpulssignal (SINERPLS) ein Impuls ist. der auf das SINER-Signal hin zum Löschen des vorliegenden Inhalts dieses Teils des Wartungszustandsregisters 23 erzeugt worden ist. Bei der bevorzugten Ausführungsform wird das SINERPLS-Signal durch Verknüpfungselemente bereitgestellt; es sei jedoch bemerkt, daß auch andere Verfahren benutzt werden können, um aktualisierte Daten in den Elementen des Wartungszustandsregisters 23 zu überlagern.

Im Auffrischungs-Fehlerdiagnosebetrieb sind die Signale, nämlich das Signal (2), in geeignete Elemente des Wartungszustandsregistgers 23 einzuführen, wobei sie dem Verknüpfungsglied 63 des Netzwerks 66(2) zugeführt werden. Die Signale MR/NBR und SSR sind Betriebsartsignale, die ihren Ausgang in der Betriebsarten-Steuereinrichtung 45 haben. Die Signale Y-I, Y-2, Y-4, Y-8 und Y-16 sind der Inhalt eines der Auffrischlogik zugehörigen Zählers. Dieser Zählerinhalt identifiziert eine Gruppe von 32 Gruppen der Speicherelemente, die auf das laufende RGO-Signal hin aufgefrischt werden. Die Freigabesignale E(2) für das Signal (2) sind ERST, RGO, 09, REFDIAG und DIARD. Die Verriegelungssignale L(2) für REFDIAG, 09, RGOPLS und CLR sowie der Auffrischungs-Sprungimpuls RGOPLS sind durch einen Impuls zu Beginn des Auffrischungs-Sprungsignals gebildet, und zwar zum Zwecke des Löschens des Inhalts der in Frage kommenden Elemente des Wartungszustandsregisters 23. Es sei bemerkt, daß noch andere Verfahren zum Überlagern von aktualisierten Daten angewandt werden können.

Die Signale (3) liefern eine Information zur Lokalisierung von Fehlern in der Treiberschaltungseinheit 33. Die Signale BLK.-11 und BLK-2/J von der Adressierungseinrichtung 32 kennzeichnen den einen der vier Blöcke, in welchem der Fehler aufgetreten ist. Die Daten BD-I bis BD-6 zeigen die in Frage kommende Schaltungsplatte in dem Block von Schaltungsplatten an, in der der Fehler aufgetreten ist. Die Freigabesignale für ίο diese Gruppe von Positionen umfassen die Signale DlARD, RGO, DRE und ERST. Das Verriegelungssignal ist für diese Informationsgruppe ein Einzelsignal L(3), und zwar für die Position 09 des Wartungszustandsregisters 23.

Es sei bemerkt, daß auch andere Schaltungen und andere Kombinationen von Signalen benutzt werden können, und zwar in einer solchen Weise, daß die Funktion des Wartungszustandsregisters 23 realisiert wird, ohne daß vom Erfindungsgedanken abgewichen wird. Im folgenden sei die Arbeitsweise der bevorzugten Ausführungsform erläutert. Auf die Signalisierung über die Betriebsartensteuereinrichtung 45 hin, und zwar für einen Fehlerdiagnose-Lesevorgang (DIARD), wird der Inhalt des Wartungszustandsregisters zu der Hauptdatensammelleitung 40 zum Zwecke der Untersuchung bzw. Analyse durch den Datenprozessor 10 übertragen. Aus dieser Information kann der Datenprozessor einen Fehlerzustand identifizieren und lokalisieren, wobei der Teil des Speichermoduls als nicht verfügbar angesehen und/oder eine geeignete Instandsetzung eingeleitet werden kann.

Wenn das Fehlereinheit-Lokalisierungsfeld des Wartungszustandsregisters 23 eine Anzeige bezüglich eines Treiberschaltungsfehlers enthält, d.h. ein binäres 1-Signal in der Bitposition 09 vorhanden ist, enthält das Fehlereinheits-Lokalisierungsfeld die Information, welche den Bereich der Treiberschaltungseinheit 33 lokalisiert, in welchem der Fehler aufgetreten ist. Diese Information wird irgendeiner anderen Information in den Fehlereinheits-Lokalisierungsfeld überlagert, und zwar entweder beim Byte-Paritätsbetrieb (positives binäres Signal in der Bitposition 00) oder im Auffrischungsbetrieb (positives binäres Signal in der Position 01). Die Priorität der Treiberschaltungs-Fehlerinformation ist ein Ergebnis der Bedeutung der Treiberschaltungen für die genaue Operation der Speicherelemente. Darüber hinaus wird ein nicht wieder untersuchbarer Fehler dem Datenprozessor signalisiert, um das Aufteten dieses Modulfehlers anzuzeigen.

Bei Vorhandensein eines positiven binären Verknüpfungssignals in der Position 01 dienen die Auffrischungs-Fehlerdiagnosebetriebsarten zur Überprüfung der Bereiche der Auffrischlogik 25 bei Fehlen eines Treiberschaltungsfehlers. Wie oben erwähnt, muß die Auffrischlogik ein RGO-Signal unter drei angegebenen Bedingungen erzeugen: Eine vorzunehmende Auffrischung, eine Selbst-Start-Auffrischung und eine Nicht-Belegt-Auffrischung. Die Erzeugung eines RGO-Signals ruft ferner eine automatische Adressierung eines anderen Speicherelementsatzes hervor. Dieser adressierte Speicherelementsatz ist durch einen Y-Zähler in der Auffrischlogik 25 festgelegt; das RGO-Signal läßt den Zähler auf die folgende Stellung vorrücken, wodurch eine zyklische Operation bereitgestellt wird. Um die Operation der Auffrischlogik zu prüfen, werden Bedingungen für eine der drei Operationsmethoden von dem Datenprozessor an die Auffrischlogik abgegeben. Gleichzeitig wird ein binäres Verknüpfungssignal, wel-

ches den erzeugten Bedingungen entspricht, entweder in die Position 22 (vorzunehmende Auffrischung/Nicht-Belegt-Auffrischungs-Betrieb) oder in die Position 23 (Selbst-Start-Auffrischungs-Betrieb) eingegeben. Ein Satz oder eine Vielzahl von Sätzen von die Operation des in Frage kommenden Bereichs der Auffrischlogik festlegenden Bedingungen werden abgegeben, und die resultierende Anzahl der erzeugten RGO-Signale wird in den Positionen 02 bis 06 des Wartungszustandsregisters 23 gezählt Die Änderung in dem Y-Zähler und die in den Positionen 02 bis 06 des Registers 23 enthaltene Zählungszahl werden mit der Anzahl verglichen, in der die Bedingungen der Auffrischlogik durch den Datenprozessor 10 auferlegt wurden. Der Unterschied in diesen drei Zahlen zeigt das Auftreten eines Fehlers sowie die Lage der fehlerhaften Schaltung an. Die Schaltungen werden be: der bevorzugten Ausführungsform so lange geprüft, bis sämtliche Operationsmethoden der Auffrischlogik bezüglich sämtlicher Positionen überprüft worden sind.

Wenn ein positives binäres Signal im Byteparitätsbetrieb (Position 01) vorhanden ist und wenn ein Treiberschaltungsfehler nicht identifiziert worden ist, und zwar wegen einer Löschung des Registers (die Position 09 enthält nicht ein positives binäres Signal), dann enthält das Fehlereinheits-Lokalisierungsfeld eine Information betreffend den erst unmittelbar zuvor aufgetretenen Signalbitfehler, den die Einrichtung 21 korrigiert hat Die erste Einzelbitfehlerkorrektur durch die Einrichtung 21 bewirkt, daß ein positives Binärsignal in der Position 01 gespeichert wird. Gleichzeitig wird die erste Einzelbitfehlerkorrektur dem Datenprozessor 10 signalisiert. Die ersten Signalbitfehlerkorrekturen und die folgenden Korrekturen werden in den Positionen 02 bis 06 gezählt Die Positionen 03 bis 06 zeigen bis zu 16 Fehlerzählungen an, und über 16 Fehlerzählungen sind positive Binärsignale in sämtlichen Positionen gespeichert (d.h.

der Zähler wird bei der Zählerstellung 16 festgehalten). Wenn die Zählerstellung bzw. die Anzahl der Zählungen den Wert 4096 erreicht wird ein positives Binärsignal in die Position 02 eingegeben und so lange gespeichert bis das Register gelöscht wird. Diese Information wird in folgender Weise ausgenutzt Ein Programm in dem Datenprozessor 10 überprüft nach erfolgter Signalisierung des Einzelbitfehlers den Inhalt des Wartungszustandsregisters, und zwar nach einer geeigneten Zeitspanne. In Abhängigkeit von der Zeitspanne zwischen der Abgabe des Signals an den Datenprozessor 10 zeigt die Zählerstellung, die durch die Positionen 02 bis 06 angezeigt wird, an, daß die Fehlerkorrekturcode-Anordnung bzw. -Einrichtung entweder eine kleine Anzahl von Fehlern oder eine vergleichsweise große Anzahl von Fehlem korrigiert, was eine Herabsetzung der Leistungsfähigkeit des betreffenden Bereichs des Speichers anzeigt Das Fehlereinheits-Lokalisierungsfeld, welches die Lage des erst kürzlich aufgetretenen Anordnungsfehler: enthält, wird mit größerer Wahrscheinlichkeit statistisch die Lage der fehlei haften Einheit im Gegensatz zu dei Einheit registrieren, die einen zufälligen störenden Feh ler hervorruft. Bei einer anderen Ausführungsform wire die Lage des ersten Einzelbitfehlers in dem Wartungs zustandsregister 23 abgespeichert. Bei dieser Ausfüh rungsform wird der erste Fehler als Ergebnis der Aus breitung aufeinanderfolgender Fehler angesehen.

Die übrigen Fehlerfeldpositionen 08 und 10 bis 2 sind zuvor im einzelnen beschrieben worden.

Hierzu 5 Blatt Zeichnungen

Claims

Patentansprüche:

1. Speichermodul (20) für eine Verbindung mit einem Datenprozessor (10) zur Speicherung von Daten, die von dem Datenprozessor (10) bereitgestellt werden,

mit einer auffrischbaren Speicherelementanordnung (200),

mit einer eine Steuereinrichtung (32) umfassenden Adressierungseinrichtung,

mit einer Treiberschaltungseinheit (33), welche mit der Speicherelementanordnung (200) und mit der Adressierungseinrichtung derart verbunden ist, daß Steuersignale an die Elemente der Speicherelementanordnung (200) unter der Steuerung der Adressierungseinrichiung abgebbar sind,
mit >£iner Auffrischlogik (25), die mit der Treiberschaltungseinheit (33) über die Adressierungseinrichtung verbunden ist, und

mit einer Fehlererkennungs- und Korrektur-Einrichtung (21), die mit der Speicherelementanordnung (200) derart verbunden ist, daß sie zu dieser bzw. von dieser Daten mit einer Fehlerkorrektur zu übertragen und Prüf-/Paritätsbits bereitzustellen gestattet,
dadurch gekennzeichnet,
daß ein zusätzliches, parallel arbeitendes Wartungszustandsregister (23) vorgesehen ist, das eine Vielzahl von Eingangsverknüpfungsschaltungen aufweist, welche Maskierungs- und/oder Dateneingangssignale von der Adressierungseinrichtung (32), von der Treiberschaltungseinheit (33), von der Auffrischlogik (25) und von der Fehlererkennungs- und Korrektur-Einrichtung (21) aufnehmen,
daß einige der Verknüpfungsschaltungen so geschaltet sind, daß sie als Signalspeicherregister ( F i g. 4a bis 4d) arbeiten, während andere Verknüpfungsschaltungen mit mehrstufigen Zählern (57, 58) verbunden sind, durch die die Anzahl der korrigierten Fehler angezeigt wird, und

daß außerdem eine Betriebsartensteuereinrichtung (45) vorgesehen ist, die mit Ausgängen mit der Auffrischlogik (25) und mit der Fehlererkennungs- und Korrektur-Einrichtung (21) derart verbunden ist, daß deren Betrieb gesteuert wird, und die von weiteren Ausgängen Ausgangssignale liefert, welche Maskierungs-Eingangssignale für die Verknüpfungsschaltungen des Wartungszustandsregisters (23) bereitstellen.

2. Speichermodul nach Anspruch 1, dadurch gekennzeichnet, daß die Signalspeicherregister der Fehlererkennungs- und Korrektur-Einrichtung (21) durch UND-Glieder (51, 60) gebildet sind, die ausgangsseitig über ODER-Glieder (53; 59) mit einem ihrer Eingänge verbunden sind.

3. Speichermodul nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die mehrstufigen Zähler (57, 58) so ausgebildet sind, daß sie ihre jeweilige Maximalzählerstellung nach Zählen einer festgelegten Anzahl von korrigierten Fehlern unabhängig von weiteren korrigierten Fehlern beibehalten.

4. Speichermodul nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speicherelementanordnung (200) aus MOS-Speicherelementen besteht.

Die Erfindung bezieht sich auf ein Speichermodul für eine Verbindung mit einem Datenprozessor zur Speicherung von Daten, die von dem Datenprozessor bereitgestellt werden, mit einer adffrischbaren Speicherelementanordnung, mit einer eine Steuereinrichtung umfassenden Adressierungseinrichtung, mit einer Treiberschaltungseinheit, welche mit der Speicherelenentanordnung und mit der Adressierungseinrichtung derart verbunden ist, daß Steuersignale an die Elemente der

ίο Speicherelementanordnung unter der Steuerung der Adressierungseinrichtung abgebbar sind, mit einer Auffrischlogik, die mit der Treiberschaltungseinheit über die Adressierungseinrichtung verbunden ist, und mit einer Fehlererkennungs- und Korrektur-Einrichtung, die mit der Speicherelementanordnung derart verbunden ist, daß sie zu dieser bzw. von dieser Daten mit einer Fehlerkorrektur zu übertragen und Prüf-/Paritätsbits bereitzustellen gestattet

Es ist bereits eine Speicheranordnung mit Schaltungen zur Fehlererkennung und Fehlerkorrektur der im Speicher gespeicherten Informationen durch Aufteilung des Speichers in Gruppen von Speichermoduln bekannt (DE-OS 20 04 934). Diese Speichermoduln speichern Daten bzw. Fehlerkorrekturcodebits. Der Speicher ist dabei in einen ersten Teil zur Speicherung von Worten aus m 1-Datenbits und η l-Fehlerkorrekturcpdebits sowie in einen zweiten Teil zur Speicherung von Worten aus m 2-Datenbits und η 2-Fehlerkorrekturcodebits unterteilt, wobei m 1 größer ist als m 2 und wobei η 1 größer ist als η 2. Durch diese bekannte Speicheranordnung ist zwar durch Anwendung der Fehlerkorrekturcodebits eine variable automatische Fehlerkorrektur der gelesenen Speicherworte möglich; über irgendwelche Maßnahmen zur Erfassung von kritischen Fehlern ist in diesem Zusammenhang jedoch nichts bekannt.

Der Erfindung liegt nun die Aufgabe zugrunde, ein Speichermodul der eingangs genannten Art so weiterzubilden, daß dem mit diesem Speichermodul zu verbindenden Datenprozessor Informationen über die Natur und die Quelle kritischer Fehler zugeführt werden können.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Speichermodul der eingangs genannten Art erfindungsgemäß dadurch, daß ein zusätzliches, parallel arbeitendes Wartungszustandsregister vorgesehen ist, das eine Vielzahl von Eingangsverknüpfungsschaltungen aufweist, welche Maskierungs- und/oder Dateneingangssignale von der Adressierungseinrichtung, von der Treiberschaltungseinheit, von der Auffrischlogik und von der Fehlererkennungs- und Korrektur-Einrichtung aufnehmen, daß einige der Verknüpfungsschaltungen so geschaltet sind, daß sie als Signalspeicherregister arbeiten, während andere Verknüpfungsschaltungen mit mehrstufigen Zählern verbunden sind, durch die die Anzahl der korrigierten Fehler angezeigt wird, und daß außerdem eine Betriebsartensteuereinrichtung vorgesehen ist, die mit Ausgängen mit der Auffrischlogik und mit der Fehlererkennungs- und Korrektur-Einrichtung derart verbunden ist, daß deren Betrieb gesteuert wird, und die von weiteren Ausgängen Ausgangssignale liefert, welche Maskierungs-Eingangssignale für die Verknüpfungsschaltungen des Wartungszustandsregisters bereitstellen.
Die Erfindung bringt den Vorteil mit sich, daß mit einem relativ geringen schaltungstechnischen Aufwand dem mit dem Speichermodul zu verbindenden Datenprozessor Angaben über die Natur und die Quelle kritischer Fehler bereitgestellt werden können. Durch die