DE2346188A1

DE2346188A1 - Rechenwerk zur seriellen multiplikation

Info

Publication number: DE2346188A1
Application number: DE19732346188
Authority: DE
Inventors: Wolfgang Dipl Ing Koethmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1973-09-13
Filing date: 1973-09-13
Publication date: 1975-03-27
Also published as: FR2244206B1; IT1021225B; FR2244206A1; DE2346188B2; NL166342C; US3959639A; NL7411965A; GB1480503A; NL166342B

Description

SIEMENS AKTIENGESELISCHAFT Mönohfc.i 2_f den 13.SER 1973 Berlin und München Witteisbacher Platz 2

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Rechenwerk zur seriellen Multiplikation

Die Erfindung bezieht sich auf ein Rechenwerk zur seriellen Multiplikation eines "binären Multiplikanden mit einem ebenfalls "binären Multiplikator.

Bei der Verarbeitung von digitalen Größen tritt das Problem auf, verschiedene Multiplikanden mit fest eingestellten Multiplikatoren zu multiplizieren. Ein Beispiel dafür sind Digitalfilter, in denen einem kontinuierlichen Signal entnommene und durch Quantisierung gewonnene Wertfolgen arithmetischen Operationen, wie Addition, Subtraktion und Multiplikation mit konstanten Faktoren unterworfen werden. Ausführungsbeispiele derartiger digitaler Filter sind z.B. in der Zeitschrift "NTZ", Juni 1972, S. 289 - 298, dargestellt.

Zur Durchführung der seriellen Multiplikation sind Maltuplizierwerke bekannt (IEEE Transactions YoI. AU 16, 1958, Nr.3, Seite 413-421), bei denen eine Flip-Flop-Kette in der Eingangsleitung für den Multiplikanden liegt. Die Addierer folgen unmittelbar hintereinander. Die unteren Eingänge der Addierer werden in bestimmter zeitlicher Reihenfolge durch Zusatzimpulse, die gesondert erzeugt werden müssen, gesperrt. Dadurch ergibt sich eine Unterdrückung der niederen Produktstellen schon während der Berechnung der Zwischenergebnisse. Die Multiplikanden können unmittelbar aufeinander ohne Störung der Produktbildung folgen. Ein Faktorwechsel nach jedem .eingelaufenen Multiplikanden ist nicht möglich. Durch die unmittelbare Aneinanderreihung der Yolladdierer entstehen bei hohen Bitzahlen große Laufzeiten, die die maximale Arbeitsfrequenz des Rechenwerkes begrenzen. Eine Erweiterung

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der oberen Frequenzgrenze ergibt sich, erst durch Zwischenschaltung von Einzel-Flip-Flops zur laufzeitkopplung, das Produkt erscheint um eine Wortlänge später.

Das beschriebene Multiplizierwerk ist zwar universell einsetzbar, da jeder beliebige Faktor < | 1 j mit der Genauigkeit der vorgesehenen Bitstellen einstellbar ist. Jedoch ist der Materialaufwand sehr groß.

Weiterhin wurde in der Patentanmeldung (Akt.Z. P 22 H 257-0) ein Rechenwerk zur Durchführung von Multiplikationen vorgeschlagen, bei dem ein Einlaufschieberegister zur Aufnahme der seriell eintreffenden Multiplikandenbits vorgesehen ist. Sie werden bei Eintreffen eines Steuerimpulses parallel in ein Auslaufschieberegister übernommen. Das Auslaufschieberegister ist an den Speicherzellen mit Abgriffen versehen, an denen der zugehörige Multiplikator eine binäre Eins aufweist, wobei der Verlauf von der höherwertigen zu den niederwertigen Stellen des Multiplikanden gegenläufig gewählt ist. Am k-ten

-k
Abgriff liegt dann das Produkt 2 mal. Multiplikand seriell vor und kann eventuell in Addierketten weiterverarbeitet werden.

Schieberegister sind aber aufgrund der Komplexität ihrer Schaltung (es werden vorzugsweise JK-Flip-Flops verwendet) Elemente mit hoher elektrischer Verlustleistung. Wenn möglich, sollte ihre Anzahl möglichst klein gehalten werden. Außerdem wird bei der parallelen Übergabe der Bits des Multiplikanden vom Einlauf- in das Auslaufregister ein Übergabetakt benutzt, der zeitlich genau zwischen zwei Impulse des Schiebetaktes fällt. Die für das niederwertigste Bit des Multiplikanden zur Verfügung stehende Zeit wird für die nachfolgende Weiterverarbeitung (Addition der Teilprodukte) verkürzt, so daß es bei höheren Verarbeitungsgeschwindigkeiten u.U. zu Rechenfehlern kommen kann. Da mit dem gleichen Impuls auch das

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Rundungsbit in die Übertragsspeicher der Addierer eingelesen wird, steht auch für dieses nur eine verkürzte ■Verarbeitungszeit zur Verfügung.

Die nachgeschalteten Addierketten "benötigen für die Addition der Teilprodukte endliche Laufzeiten, die die maximale Bitfolge, besonders "bei vielen hinzugezogenen Teilprodukten ohne taktsynchrone Entkopplung mittels zwischengeschalteter Speicher-Flip-ÜPlops, beschränken.

Der Erfindung liegt die Aufgabe zugrunde, den Aufwand für digitale, seriell arbeitende Multiplizierwerke zu verringern und gleichzeitig höhere Verarbeitungsgeschwindigkeiten und kleine 3?ehler:paten zu erreichen. Gemäß der Erfindung, welche sich auf ein Rechenwerk der eingangs beschriebenen Art bezieht, wird dies dadurch erreicht, daß ein Vorzeichenregister vorgesehen ist, in das das Vorzeichen des Multiplikanden eingespeichert wird, daß ein Schieberegister vorgesehen ist, das am Eingang des Rechenwerkes angeordnet ist und in das der Multiplikand seriell eingeschoben wird, daß das Schieberegister mit Abgriffen an denjenigen Speicherzellen versehen ist, bei denen der zugehörige Multiplikator eine binäre Eins aufweist, wobei der Verlauf von den höherwertigen zu den niederwertigen Stellen des Multiplikators dem Verlauf der Wertigkeit der Multiplikandenstellen gegenläufig gewählt ist, daß jedem dieser Abgriffe ein eigener Umschalter und ein eigener Ausgang zugeordnet ist und daß bei einer Stellenzahl von N des Multiplikanden einschließlich Vorzeichen der k-te Umschalter, der der

—k Binärstelle des Multiplikators mit der Stellenwertigkeit 2 zugeordnet ist, während der ersten N-k Rechentakte des Multiplikationszyklus den k-ten Ausgang mit dem k-ten Abgriff, während der restlichen k Rechentakte des Multiplikationszyklus den k-ten Ausgang mit dem Ausgang des Vorzeichenregisters verbindet.

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Die Aufgabe kann auch dadurch gelöst werden, daß bei einem Rechenwerk der eingangs "beschriebenen Art ein Vorzeichen-Flipi"lop vorgesehen ist. in das das Vorzeichen des Multiplikanden eingespeichert wird, daß ein Schieberegister vorgesehen ist, · das am Ausgang des Rechenwerkes angeordnet ist, und in das der Multiplikand seriell eingeschoben wird, daß das Schieberegister an denjenigen Speicherzellen - außer bei der ersten Speicherzelle - unterbrochen und mit parallelen Eingängen versehen ist, wo der Multiplikator eine binäre Eins aufweist, wobei der Verlauf von den höherwert igen zu den niederwertigen Stellen des Multiplikators dem Verlauf der Wertigkeit der Stellen des Multiplikanden gleichläufig gewählt ist, daß jedem Eingang ein eigener Umschalter zugeordnet ist, daß bei einer Stellenzahl von N des Multiplikanden einschließlich Vorzeichen der k-te Umschalter, der der Binärstelle des Multiplikators mit der Stellenwertigkeit 2 zugeordnet ist, den k~ten Eingang während der ersten k Rechentakte des ΕΓ-taktigen Multiplikationszyklus mit dem Vorzeichenregister und während der N-k restlichen Multiplikationstakte mit dem Eingang verbindet und daß an jeder Unterbrechungsstelle ein Addierglied den Ausgang des vorangestellten Speichergliedes mit dem zugehörigen Eingang zusammenfaßt und das Ergebnis an das nachgestellte Speicherglied weitergibt.

In beiden Fällen ist durch die Verwendung der einfachen Umschalter ein zweites Schieberegister nicht erforderlich. Eine hohe Verax'beitungsgeschwindigkeit ist möglich. Außerdem steigt die Fehlersicherheit. Die serielle Multiplikation kann somit schnell und sicher durchgeführt werden.

Ein bevorzugtes Anwendungsgebiet für derartige Rechenwerke sind Digitalfilter, d.h. Einrichtungen, bei denen Abtastproben eines Signals in digitalisierter Form mit ebenfalls digitalisierten Multiplikatoren multipliziert werden müssen, um eine gewünschte Filtercharakteristik zu erzielen. Mit be-

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sonderem Torteil sind derartige Digitalfilter "bei Radargeräten, insbesondere Pulsradargeräten, anwendbar, wo sie z.B. als Dopplerfilter, Integrationstiefpasse oder Filter mit veränderbarer Durchlaßcharakteristik zur Ausblendung von Störungen geeignet sind.

Die Torteile der Erfindung sowie deren Weiterbildung werden nun anhand von Zeichnungen näher erläutert. Bs zeigen:

Fig.1 das Zeitschema des Eintreffens der Multiplikandenstellen,

Pig.2 ein Multiplikationsrechenwerk mit am Eingang angeordneten Schieberegister und Mehrfachausnutzung eines Abgriffes und eines Umschalters,

Fig.3, 4, 5 das Zustandsschema des Schieberegisters, der Umschalter· und des Torzeichenregisters,

Fig.6 ein Steuerimpulsschema für ein Multiplikationsrechenwerk mit am Eingang angebrachten Schieberegister,

Fig.7 ein Multiplikationsrechenwerk mit am Eingang angeordneten Schieberegister und nachgeschalteten Addierern zur Realisierung von Produkten mit mehr als einer Binäreins im Multiplikator,

Fig.8 ein Multiplikationsrechenwerk mit am Eingang angeordneten Schieberegister und einer Einrichtung zur Terringerung von Rundungsfehlern,

Fig.9 ein Multiplikationsrechenwerk mit am Ausgang angebrachten Schieberegisterj mit Einrichtungen .zur Terringerung von Rundungsfehlern,

Fig.10, 11, 12 das Zustandsschema der Umschalter, des Torzeichenregisters und des Schieberegisters v/ährend zweier Multiplikationszyklen,

Fig.13 das Steuerimpulsschema für ein Multiplikationsrechenwerk mit am Ausgang angebrachten Schieberegister,

Fig.H ein Multiplikationsrechenwerk mit am Ausgang angebrachten Schieberegister mit Mehrfachausnutzung von Umschaltern und Terwendung von Zwischenergebnissen bei mehreren Multiplikatoren,

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Pig.15 ein universell einsetzbarer Baustein zum Aufbau eines Multiplikationsrechenwerkes.

Mg.1 zeigt das Zeitschema der auftretenden Bitfolge des Multiplikanden bei serieller Multiplikation. Im dargestellten Beispiel soll der Multiplikand aus sieben Bits bestehen, die hier mit a, b, c, d, e, f, g bezeichnet sind. Zeitlich trifft das Bit a zuerst ein, dieses Bit entspricht dem am wenigsten signifikanten Bit des Multiplikanden, dann folgen die restlichen Bits bis zum am meisten signifikanten Bit g. Anschließend trifft noch das Vorzeichenbit ν ein, wobei eine binäre JTuIl einem positiven, eine binäre Eins einem negativen Multiplikanden entspricht.

Pig.2 zeigt ein Multiplikationsrechenwerk mit am Eingang angeordneten Schieberegister SR. Dieses Schieberegister SR besteht aus den Speicherzellen SR7, SR6, ..., SRO. Die Speicherzelle 8R7 ist mit der Eingangsklemme EK des Multiplikationsrechenwerkes verbunden, ebenfalls mit der Eingangsklemme EK verbunden ist ein Vorzeichenregister VR. Dies ist z.B. bei Digitalfiltern notwendig, weil dort positive und negative Koeffizienten (Faktoren) auftreten können. An der Eingangsklemme EK treffen in der in Pig.1 beschriebenen Reihenfolge die Binärzeichen des Multiplikanden ein und- werden, gesteuert von einem an der Klemme TK auftretenden Rechtentakt T, in das Schieberegister SR eingeschoben. Außgrdem wird von einer Takterzeugung ein Vorzeichentakt VT an der Klemme VTK bereitgestellt, der zeitsynchron mit dem Eintreffen des Vorzeichens dieses in das Vorzeichenregister VR abspeichert. Nach erfolgter Einspeicherung des Multiplikanden steht also in der Speicherzelle SRO das am wenigsten signifikante Bit a. In der Speicherzelle SR7 und im Vorzeichenregister VR ist das Vorzeichen ν des Multiplikanden abgespeichert.

Das Schieberegister SR ist an denjenigen Speicherzellen SR3, VPA 9/655/3009 · - 7 -

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SRI, mit Abgriffen AB3, AB1 versehen, wo der zugehörige Multiplikator eine binäre Eins auf v/eist. Von besonderer Bedeutung dabei ist, daß der Verlauf der Wertigkeit der Multiplikandenstellen dem Verlauf der Y/ertigkeit der Multiplikatorstellen gegenläufig zu wählen ist. Z.B. steht zu Beginn der Multiplikation in der Speicherzelle SRO das am wenigsten signifikante Bit a, ein dort gedachter Abgriff ABO entspräche einer Multiplikatorstelle der Y/ertigkeit 2°, also der am meisten signifikanten Stelle des Multiplikators. Am Abgriff AB1 treten beim weiteren Durchschieben des Multiplikanden seriell alle Binärzeichen außer dem Bit a auf. Dies bedeutet eine Rechtsverschiebung um eine Stelle und damit einer Multiplikation um den Paktor 2~ , wenn sichergestellt ist, daß nach dem Eintreffen des Vorzeichenbits ν am Abgriff AB1 der Multiplikand auf seine ursprüngliche Stellenzahl aufgefüllt wird. Diese Aufgabe erfüllen Umschalter S1 und S3, die die Ausgänge A1 und A3 während des letzten (k = 1), bzw. während der letzten drei (k = 3) Rechentakte mit dem Vorzeichenregister VR verbinden. Da der Multiplikand einschließlich Vorzeichen acht Stellen aufweist, verbindet der Schalter S1 während der ersten, li-k = 8-1= 7 Rechentakte den Ausgang A1 mit dem Abgriff AB1 und während des k = 1 letzten Rechentaktes mit dem Vorzeichenregister VR, der Umschalter S3 verbindet den Ausgang A3 während der ersten N-k = 8-3 = 5 Rechentakte mit dem Abgriff AB3, während der k = 3 letzten Rechtentakte mit dem Vorzeichenregister VR. Am Ausgang A1 tritt somit das Produkt Multiplikand mal 2" , am Ausgang A3 das Produkt mal 2 auf.

Ist der am Eingang EK eintreffende Multiplikand mit mehreren Multiplikatoren zu multiplizieren und kommen binäre Einsen auf mehreren Multiplikatorstellen gleicher Y/ertigkeit vor, so ist für jede dieser gemeinsamen Multiplikatorstellen nur ein Abgriff und ein Umschalter vorzusehen.Im dargestellten Beispiel soll das Produkt Multiplikand mal 2" zweifach benötigt werden. Abgriff AB1 und Umschalter S1 sind nur einmal vorhanden,

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dem Umschalter S1 sind nun für die beiden Multiplikatoren die Ausgänge A1 und A1 ' zugeordnet. Selbstverständlich können alle Speicherzellen,"beginnend von der Speicherzelle SRO bis zur ersten mit einem Abgriff versehenen Speicherzelle, im gewählten Beispiel also die gestrichelt dargestellte Speicherwelle SRO, weggelassen werden, weil sie für das Funktionieren der Multiplikation ohne Bedeutung sind.

In Pig. 3 und in den ersten drei Zeilen von Pig. 4 soll das Einspeichern des Multiplikanden in das Schieberegister SR und in das Vorzeichenregister VR gzeigt werden. Der Übersichtlichkeit wegen wurden jeweils nur in der ersten Zeile der Figuren die Bezugszeichen eingetragen. An dem Eingang EK treffen nacheinander die Binärstellen eines achtstelligen Multiplikanden (einschl. Vorseichen) ein, die mit a1,..,g1, v1 bezeichnet sind.

In Fig. 3 und Fig. 4 wird in den einzelnen Zeilen gezeigt, wie der Multiplikand durch alle Speicherzellen geschoben wird. Gleichzeitig mit dem achten Schiebetakt wird ein Vorzeichentakt VT bereitgestellt, mit dem das Vorzeichen v1 in das Vorzeichenregister VR übernommen wird (Pig. 4, zweite Zeile). Wie in Pig. 4 in der dritten Zeile dargestellt ist, steht also nach dem achten Takt, dem letzten des Multiplikationszyklus, der Multiplikand einschl. des Vorzeichens im Schieberegister SR, das Vorzeichen außerdem noch im Vorzeichenregister VR.

In Pig. 4 Zeile 4 bis 6 und in Pig. 5 wird die Ausspeicherung des Produktes Multiplikand mal 2 und die gleichzeitige Einspeicherung des nachfolgenden Multiplikanden in das Schieberegister SR gezeigt. Um die gewünschte Multiplikation mit dem Paktor 2 zu erreichen, ist die Speicherzelle SR2 mit einem Abgriff AB2 versehen. Der Umschalter S2 verbindet während der ersten N-k = 8-2 = 6 Rechentakte den Abgriff AB2

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mit dem Ausgang A2 (Pig. 4, Zeilen 4 "bis 6 und Fig. 5> Zeilen 1 Ms 3). Nach, dem sechsten Rechentakt schaltet der Umschalter S2 um und "verbindet nun während der letzten k = 2 Rechentakte den Ausgang A2 mit dem Vorzeichenregister VR. Während des AusSchiebens des Multiplikanden wird bereits der nächste Multiplikand in das Schieberegister SR eingeschoben (angedeutet durch a2, b2, c2 ... g2, v2). Die letzte Zeile von Fig. 5 zeigt den Zustand nach dem letzten Takt des Multiplikationszyklus für den ersten Multiplikanden al ... v1. Der Umschalter S2 verbindet nun wieder den Ausgang A2 mit dem Abgriff AB2.

In Fig. 6 ist das Impulsschema des Multiplikationsrechenwerks mit eingangsseitigen Schieberegister dargestellt. Durch senkrechte strichpunktierte Linien ist Anfang und Ende des Multiplikationszyklus gekennzeichnet. In Zeile a ist der zeitliche Verlauf des Rechentaktes T dargestellt. Jeweils N äquidistante Impulse (N= Zahl der Binärzeichen des Multiplikanden einschl. Vorzeichen), im gewählten Beispiel acht Impulse, bilden den MuItiplikationszyklus. Mit dem Rechentakt T wird das Yfeiterschieben der Binärzeichen des Multiplikanden durch das Schieberegister SR gesteuert.

In Zeile b ist der Takt zum Einlesen des Vorzeichens in das Vorzeichenregister VR dargestellt. Wie in Fig. 1 dargestellt, trifft das Vorzeichen des Multiplikanden als letztes Binärzeichen des Multiplikanden ein. Demgemäß muß gleichzeitig mit dem letzten Rechtentaktimpuls der Impuls des Vorzeichentaktes VT bereitgestellt werden, der die Übernahme des Vorzeichens ins Vorzeichenregister VR steuert.

In Zeile c wird der Steuerimpuls ST zur Umschaltung des Umschalters S gezeigt. Dieser Takt ist vom zu realisierenden Multiplikator abhängig. Es sei angenommen, der Umschalter S2

—k ?

soll den Multiplikator 2 , im gewählten Beispiel 2

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- ίο -

realisieren. Dazu verbindet der Umschalter S2 den Ausgang A2 während der ersten N-k, im. gewählten Beispiel 8-2 = 6, Rechentaktimpulse mit dem Abgriff AB2, während der letzten k, im gewählten Beispiel 2, Rechentaktimpulse mit dem Vorzeichenregister VR.

In Fig. 7 ist dargestellt, wie die Multiplikation mit einem Multiplikator realisiert wird, der mehr als eine benäre Eins aufweist.

Schieberegister SR, Vorzeichenregister VR und die Umschalter S1 und S3 entsprechen der in Pig. 2 beschriebenen Multiplikationsschaltung. Die Speicherzelle SRO ist weggelassen, weil sie zur Multiplikation nicht benötigt wird. Darüber hinaus ist das Schieberegister SR an den Speicherzellen SR5, SR4 mit den Abgriffen AB5, AB4 versehen, außerdem sind die beiden Umschalter S4> S5 vorgesehen, die die Ausgänge A4, A5 mit den Abgriffen AB4, AB5 oder mit dem Vorzeichenregister verbinden.

Am Ausgang A1 liegt das Produkt 2" . Multiplikand, am Ausgang A3 liegt das Produkt 2 ^ · "

Il ti	A4	ti	It
Il ti	A5 "	It	It
vor.	-

Soll beispielsweise der Multiplikator 0,101 = 2~¹ + 2~⁵ realisiert werden, so werden die Ausgänge A1 und A3 durch den Addierer ADD1 verbunden, dessen Ausgang gleichzeitig den Ausgang A dieser Multiplikationsschaltung darstellt.

Um die Multiplikation mit dem Multiplikator 0,00111 = 2^ + 2+2^ zu realisieren, werden die Ergebnisse der Ausgänge A4 und A5 im Addierer ADD2 addiert und diese Zwischensumme im Addierer ADD3 zum Ergebnis des Ausgangs 3 addiert. Am Ausgang des Addierers ADD3, der gleichzeitig

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den Ausgang A¹ der Multiplikationsschaltung darstellt, liegt dann das gewünschte Produkt vor. Der Ausgang A3 kann also in vorteilhafter Weise zur Realisierung des Multiplikators 0,101 und des Multiplikators 0,0111 benutzt werden.

Um den Multiplikator 0,10111 = 2"¹ + 2~⁵ + 2"^ + 2"⁵ zu realisieren, könnte man die Ausgänge A4 und A5 in einem Addierer zusammenfassen, zu dessen Ergebnis das Ergebnis des Ausgangs A4 addieren und diese Zwischensumme nochmals zum Ergebnis des Ausgangs A5 addieren. Dazu sind drei Addierglieder notwendig. Der Multiplikator 0,10111 stimmt aber mit dem Multiplikator 0,101 in seiren ersten vier Stellen, die zwei Binäreinsen aufweisen, und in den beiden letzten Stellen mit dem Multiplikator 0,00111 überein. Zweckmäßigerweise addiert man also das Ergebnis des Addierers 2, der die Ausgänge A 5 und A4 verbindet, zum Ergebnis des Addierers ADD1, der die Ausgänge A1 und A3 verbindet, und spart somit zwei Addierer. Die Ergebnisse der Addierer ADD1 und ADD2 werden also mehrfach in anderen Addieraweigen benutzt.

Für die Multiplikation einer m-stelligen Zahl mit einer n-stelligen Zahl gilt allgemein, daß das Produkt m + η Stellen aufweist. Bei mehreren hintereinander durchzuführenden Multiplikationen steigt die erforderliche Stellenzahl sehr rasch an. Man ist gezwungen, die Stellenzahl des Produkts zu begrenzen. Bei einer Multiplikation mit einem Multiplikator, dessen Betrag < 1 ist, geschieht dies im allgemeinen dadurch, daß alle Stellen ab einer bestimmten Wertigkeit weggelassen werden. Bei der Multiplikationsschaltung gemäß der Erfindung ist die Stellenzahl des Produkts auf die Stellenzahl des Multiplikanden beschränkt. Um die durch dieses Abbrechen auftretenden Fehler klein zu halten, werden Rundungen vorgenommen, wobei die jeweils gerade nicht mehr berücksichtigte Stelle nach einem Abgriff, falls sie mit einer binären Eins belegt ist, zur Aufrundung

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herangezogen wird. Dazu werden die Übertragsspeicher der Addierer mit benutzt. In Fig. 8 ist das in Fig. 2 beschriebene Multiplizierrechenwerk dargestellt, außerdem ist der Übertragsspeicher des Addierers ADD1, der hier mit US1 bezeichnet ist, eingezeichnet. Die höchste im Addierer ADD1 addierte Binärstelle des Multiplikanden wird an der Speicherzelle SR3 abgegriffen. Zur Rundung ist also das in der Speicherzelle SR2 gespeicherte Bit heranzuziehen. Zu beachten ist weiterhin, ob im Vorzeichenregister VR eine binäre Null (Vorzeichen +) oder eine binäre Eins (Vorzeichen -) abgespeichert ist. Bei negativen Multiplikanden müssen die Übertragsspeicher US1 zu Beginn des Auslesevorgangs mit einer binären Null besetzt sein. Aus diesem Grunde wird der Ausgang des Vorzeichenregisters VR mit einem Negierer NEG verbunden, dessen Ausgang ei'nem logischen UND-Gatter G zugeführt wird. Ein zweiter Eingang dieses UND-Gatters G ist mit dem Abgriff AB2 verbunden, einem dritten Eingang der UND-Schaltung wird über die Rundungstaktklemme RTK der Rundungstakt RT zugeführt. Bei Eintreffen dieses Rundungstakts RT und bei positivem Vorzeichen wird in den Übertragsspeicher das in der Speicherzelle SR2 abgespeicherte Binärzeichen eingeschrieben. Der Übertragsspeicher US1 wird, wie die Speicherzellen des Schieberegisters SR durch den Rechentakt T gesteuert.

In Fig. 6 Zeile d ist der zeitliche Verlauf des Rundungsimpulses RT aufgetragen. Zeitsynchron mit dem letzten Rechentakt des Multiplikationszyklus steuert der Rundungsimpuls RT die Übernahme des Rundungsbits in die Übertragsspeieher. Dieser Rundungsimpuls RT ist unabhängig vom Multiplikator und kann zur Ansteuerung aller Übertragsspeicher verwendet werden.

In Fig. 9 ist eine Rechenschaltung zur seriellen Multiplikation eines binären Multiplikanden mit einem ebenfalls binären Multiplikator dargestellt, wobei das Schieberegister SR

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am Ausgang A der Rechenschaltung angeordnet ist. Dieses Schieberegister besteht aus N-m Speicherzellen. Dabei wird angenommen, daß im Multiplikator die erste binäre Eins an der m-ten . Stelle hinter dem Binärkomraa auftritt, N ist wiederum die Stellenzahl des Multiplikanden einschl. Vorzeichen. Im dargestellten Beispiel soll der Multiplikator 0,101 realisiert werden, es sind also N-m=8-1 = 7 Speicherzellen erforderlich, die mit SR1, SR2, ..., SR7 bezeichnet sind. Die einzelnen Binärstellen des Multiplikanden treffen an Eingangsklemnie EK des Multiplikationswerks in der in Fig.1 beschriebenen Weise ein. Das Schieberegister SR ist an denjenigen Speicherstellen mit parallelen Eingängen E1 versehen und evtl. unterbrochen E3, wo der zugehörige Multiplikator eine binäre Eins aufweist. Von besonderer Bedeutung ist hierbei, daß der Verlauf von den höherwertigen zu den niederwertigen Stellen des Multiplikators dem Verlauf der Wertigkeit der Stellen des Multiplikanden gleichläufig zu wählen ist. Jedem der parallelen Eingänge E1, E3 ist ein eigener Umschalter S1, S3 zugeordnet. Der Schalter S1 verbindet während des ersten (k = 1) Rechentaktes des N-taktigen MultiplikationZykluses den Eingang E1 mit dem Vorzeichenregister VR, während der letzten N-k= 8-1=7 Rechentakte mit dem Eingang EK. Der .Umschalter S3 verbindet den Eingang E3 während der k = 3 ersten Rechentakte mit dem Vorzeichenregister VR, während der N-k=8-3=5 letzten Rechentakte mit dem Eingang EK. Die Speicherzelle SR1, die der höchstwertigsten binären Eins des Multiplikators zugeordnet ist, ist mit dem Eingang E1 direkt verbunden. Allen anderen Speicherzellen, im Beispiel SR3, denen eine binäre Eins des Multiplikators zugeordnet sind, ist ein Addierer, im Beispiel ADD3, vorgeschaltet, der das Teilprodukt aus der davorliegenden Speicherzelle SR2 und das Teilprodukt aus dem Eingang E3 addiert. Das Weiterschieben der Binärzeichen durch das Schieberegister SR wird durch den Rechentakt T gesteuert. Zur Verringerung von Abbruchsfehlern wird der Übertragsspeicher US3 des Addierers ADD3 verwendet. In diesen Übertragsspeicher US3 wird statt des Übertrags

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aus den Addierern mit den zweiten Rechentakt das gerade an der Eingangsklemme EK eintreffende Binärzeichen (Rundungsbit) abgespeichert. Die Einspeicherung des Rundungsbits soll bei negativen Multiplikanden unterbleiben, deshalb wird der Ausgang des "Vorzeichenregisters VR mit einem Negator NEG verbunden, dessen Ausgang dem UND-Gatter G zugeführt wird. Der zweite Eingang des UND-Gatters .G ist mit der Eingangsklemme EK verbunden. Einem dritten Eingang des UND-Gatters G wird der Rundungstakt RT zugeführt. In Fig. 13, Zeile d ist der zeitliche Verlauf dieses Rundungstaktes aufgetragen. Der Rundungstakt ist vom zu realisierenden Multiplikator abhängig und kann nur zur Steuerung des diesem Multiplikator zugeordneten Übertragsspeichers verwendet werden.

In Fig. 10 und,in den ersten drei Zeilen von Fig. 11 soll das Einspeichern der Multiplikanden in das Schieberegister SR und das Vorzeichenregister VR gezeigt werden. Als Beispiel wurde die Realisierung einer Multiplikation mit dem Multiplikator 2 gewählt. Es wird angenommen, daß der Eingangsklemme EK nacheinander die Binärstellen eines ersten achtstelligen (einschl. Vorzeichen) Multiplikanden eintreffen, die mit al, b1, ... g1, v1 bezeichnet sind. Das Schieberegister SR besteht aus N-m, im gewählten Beispiel aus 8-2=6 Speicherzellen, die mit SR2, SR3, ... SR7 bezeichnet sind. Während der ersten beiden Rechentakte verbindet der Umschalter S2 den Eingang E2 mit dem Vorzeichenregister VR. Die mit diesen beiden Rechentakten einlaufenden Binärzeichen al, b1 werden unterdrückt und der Inhalt des Vorzeichenregisters VR in die Speicherzellen SR2 und SR3 eingeschoben. Nach dem zweiten Rechentakt schaltet der Umschalter S2 um und verbindet nun den Eingang E2 mit der Eingangsklemme EK. Nacheinander werden nun die Binärzeichen c1, d1, ... v1 in das Schieberegister SR eingeschoben (Fig. 10, Zeilen 4 bis 6, Fig.11, Zeilen 1 bis 3). Danach wird der Umschalter S2 umgelegt und verbindet wiederum während der ersten beiden Rechentakte des Multiplikationszyklus den Eingang E2

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"mit dem Vorzeichenregister. Der erste Multiplikand wird somit mit Vorzeichen auf seine volle Stellenzahl aufgefüllt. Gleichzeitig werden die.ersten beiden Binärzeichen des folgenden Multiplikanden a2, b2 unterdrückt (Fig.11, Zeile 4 und 5).

Fig.12 zeigt das weitere Ausschieben des ersten Multiplikanden und das Einspeichern des zweiten.

Fig.13 zeigt das Impulsschema zur Realisierung des Produkts

—2

Multiplikand mal· 2 . Beginn und Ende des Multiplikationszyklus ist wiederum durch strichpunktierte senkrechte Linien dargestellt. In Zeile a ist der zeitliche Verlauf des Rechentaktes T aufgetragen. Dieser besteht aus N = 8 äquidistanten Impulsen. Der Rechentakt T steuert das Durchschieben der Binärstellen des Multiplikanden durch das Schieberegister SR. Gleichzeitig mit dem Eintreffen des letzten Impulses des Rechentaktes muß der Vorzeichentakt VT bereitgestellt werden, der die Übernahme des Vorzeichens des Multiplikanden in das Vorzeichenregister VR steuert. In Zeile b von Fig.13 ist dieser Vorzeichentakt aufgetragen. Rechentakt und Vorzeichentakt können zur Steuerung aller Speicherzellen und Vorzeichenregister verwendet werden, weil sie vom zu realisierenden Multiplikator -isnabhängig sind. In Fig. 13 Zeile c sind die Impulse zur Steuerung des Schalters S2 dargestellt. Während der k = 2 ersten Takte verbindet der Umschalter S2 den Eingang E2 mit dem Vorzeichenregister VR, während der letzten N - k Rechentakte, im gewählten Beispiel 8-2=6 Rechentakte, verbindet der Umschalter S2 den Eingang E2 mit der Eingangsklemme EK. Allgemein kann gesagt werden, daß der k-te Umschalter,

-k der¹der Binärstelle des Multiplikators mit der Wertigkeit 2 zugeordnet ist, den k-ten Eingang während der k ersten Rechentakte mit dem Vorzeichenregister und während der N - k letzten Rechentakte des N-taktigen Multiplikationszyklus mit der Eingangsklemme EK verbindet. In Zeile d von Fig.13 ist der Rundungsimpuls RT zeitlich aufgetragen. Dieser Rundungsimpuls RT

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steuert die Übernahme des Rundungsbits in den Übertragsspeicher US1 aus Fig.9. Als Rundungsbit wird immer das letzte unterdrückte Bit des Multiplikanden benutzt, der Rundungsimpuls fällt deshalb im gewählten Beispiel zeitlich mit dem zweiten Rechentakt zusammen.

In Fig.14 soll die Mehrfachausnutzung von Speicherzellen, Addierern und parallelen Eingängen gezeigt werden. Der Übersichtlichkeit wegen sind die Taktzuführungen der Speicherzellen weggelassen, ebenfalls weggelassen sind die zu den Addierern gehörenden Übertragsspeicher zur Aufnahme des Übertrags oder des Rundungsbits. In der ersten Multiplikationskette, die aus den Speicherzellen SR1, SR2, ..., SR7, den Addierern ADD3 und den Umschaltern S1 und S3 und den Eingängen E1, E3 besteht, soll die Multiplikation mit dem Multiplikator 0,101 realisiert werden. Die Wirkungsweise der Umschalter der Speicherzellen und des Addierers sind bereits in Fig.9 beschrieben, das Ergebnis liegt am Ausgang A vor. In der zweiten Multiplikationskette soll die Multiplikation mit dem Multiplikator 0,10111 realisiert werden. Dazu sind noch die Umschalter S4,S5 und die Eingänge E4, E5 vorgesehen. Man sieht, daß der erste und der zweite Multiplikator bis einschl. der vierten Binärstelle übereinstimmen, beim zweiten Multiplikator kommen noch binäre Einsen

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auf den Stellen mit der Wertigkeit 2 und 2 ^ dazu. Vorteilhaft kann das Zwischenergebnis der ersten Multiplikationskette, das am Ausgang der Speicherzelle SR3 vorliegt, in der zweiten Multiplizierkette verwendet werden. Die zweite Multiplizierkette besteht deshalb nur noch aus den Speicherzellen SR4¹, SR5¹, SR6¹, SR7' und den Addierern ADD4¹ und ADD5¹. Der Addierer ADD4¹ verbindet die Speicherzelle SR3 und den Eingang E4, das Ergebnis wird der Speicherzelle SR4¹ zugeführt. Der Addierer ADD5' addiert den Inhalt der Speicherzelle SR4¹ zu der am Eingang E5 auftretenden Binärzeichen. Das Ergebnis wird in die Speicherzelle SR5¹ eingeschoben und dann mit jeden Rechentakt T über die Zellen SR6¹ und SR7¹ zum Ausgang A¹ weitergescho-

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ben. In der letzten Multiplizierkette soll die Multiplikation mit dem Multiplikator 0,0011 verwirklicht werden. Während bei den ersten beiden Multiplikatoren die erste binäre Eins auf der Stelle mit der Wertigkeit 2 auftritt, kommt die erste . binäre Eins beim dritten Multiplikator erst auf der Stelle

2 ^ vor, deshalb ist eine Mehrfachausnutzung von Speicherzellen und Addierern nicht möglich. Lediglich die den Binärstel-

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len des Multiplikators mit den Wertigkeiten 2 und 2 zugeordneten Umschalter S3 und S4, die schon zur Realisierung der beiden ersten Multiplikatoren benötigt wurden, können zur Verwirklichung des dritten Multiplikators herangezogen werden. Die Eingänge E3 und E4 werden also mehrfach benutzt. Der Eingang E3 wird direkt zum Eingang der Speicherzelle SR3" geführt, dessen Ausgang wird im Addierer ADD4" mit dem Eingang EA- verknüpft und das Ergebnis durch die Speicherzellen SR4", SR5", SR6" und SR7" zum Ausgang A" durchgeschoben.

In Fig.15 ist ein Baustein dargestellt, mit dem das Rechenwerk in einfacher Weise aufzubauen ist. In Fig.9 ist durch senkrechte strichlierte Linien eingezeichnet, welche Bauteile auf diesem Baustein zusammengefaßt werden sollen. Es sind dies ein Umschalter, ein Addierer, ein dazugehöriger Übertragsspeicher, eine Speicherzelle und eine Logik, die verhindert, daß bei negativen Multiplikanden das Rundungsbit in den Übertragsspeicher eingeschoben wird. Zunächst sollen die externen Anschlüsse des Bausteins erläutert werden. Anschluß 1 entspricht der Eingangsklemme EK des Multiplikationsrechenwerks. An den Anschluß 2 wird der Ausgang des Vorzeichenregisters angelegt, beim Anschluß 3 trifft der Steuertakt ST ein. Anschluß 4 ist mit dem Ausgang 8 des vorhergehenden Bausteins zu verbinden. An den Anschluß 5 ist der Rundungsimpuls RT und an den Anschluß 6 der Rechentakt R zu legen. An den Anschluß 7 wird Masse gelegt. Anschluß 8 ist der Ausgang des Speichergliedes, das mit dem Rechentakt synchronisiert ist. Gleiche Werte liegen auch am Ausgang 9 vor, dort allerdings nicht taktsyn-

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chron. Der Anschluß 10 wird ebenfalls mit dem Vorzeichenregister VR verbunden und führt zur Logik zur Unterdrückung der Einspeicherung des Rundungsbits bei negativem Multiplikanden. Die Anschlüsse 13 und 14 dienen der Zuführung der Versorgungsspannungen. Alle logischen Funktionen sollen hier mit NAND-Gattern und Negiergliedern realisiert werden. Der Umschalter S ist aus drei NAND-Gattern G1, G2, G3 und einem Negierglied N1 aufgebaut. Am Ausgang des Gatters G3 liegt das Ergebnis folgender Schaltfunktion vor: (Anschlußi. UND Ί (Anschluß3)) ODER (Anschluß2 UND Anschluß3), d.h. bei Anliegen einer logischen Eins am Anschluß 3 wird der Anschluß 2, bei Anliegen einer logischen Null am Anschluß 3 der Anschluß 1 zum Ausgang des Gatters G3 durchgeschaltet. Der Addierer ADD addiert das Ergebnis, das am Ausgang des Gatters G3 vorliegt, mit dem Ergebnis, das am Anschluß 4 anliegt. Das Ergebnis SU dieses Addierers ADD wird direkt auf den J Eingang eines JK-Flip-Flops geschaltet, auf den K-Eingang des JK-Flip-Flop wird das durch den Negierer N2 negierte Ergebnis SU des Addierers ADD geschaltet. Das JK-Flip-Flop hat bei dieser Beschaltung der Eingänge folgende Funktion: Mit jedem Taktimpuls, der hier am Anschluß 6 eintrifft, wird der jeweilige Binärwert, der am Ende eines Taktimpulses am Eingang J anliegt, in das JK-Flip-Flop eingespeichert und liegt am Ausgang Q vor. Das Ergebnis des Addierers wird außerdem noch zum Anschluß 9 geführt, und kann dort für Zwecke verwendet werden, wo es nicht auf Werte zu genau definierten Zeitpunkten ankommt (asynchroner Ausgang). Der Anschluß 10, der mit dem Vorzeichen des Multiplikanden belegt wird, wird dem Negierglied N5 zugeführt. Dessen Ausgang wird dem NAND-Gatter G7 mit folgendem Negierglied N4 zugeleitet. Der zweite Anschluß des Gatters G7 ist mit Anschluß 1 verbunden. Am Ausgang des Negierers N7 liegt also eine logische Null vor, wenn am Anschluß 10 eine logische Eins (negativer Multiplikand) auftritt, bei logischer Null am Anschluß 10 (positiver Multiplikand) findet sich der Zustand am Anschluß 1 wieder. Weiterhin ist ein Gatterumschalter, bestehend aus den

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NAND-Gattern G4,G5,G6 und dem Negierglied NJ vorgesehen. Bei Anliegen einer logischen Eins am Anschluß 5 wird das Ergebnis des Negiergliedes N4 zum Ausgang des Gatters G6 durchgeschaltet, bei Anliegen einer logischen Null am Anschluß 5 wird der Übertragsausgang ü des Addierers ADD zum Ausgang des Gatters G6 durchgeschaltet. Dieser Ausgang des Gatters G6 wird auf den J-Eingang des JK-Flip-Flops US geschaltet, das somit den Übertragsspeicher des Addierers ADD darstellt. Das durch den Negierer N5 negierte Ergebnis des Gatters G6 wird auf den K-Eingang des Flip-Flops US geschaltet. Der Ausgang Q des Flip-Flpps US ist mit dem dritten Eingang des Addierers ADD verbunden.

Um Richtlinien zur Bestimmung einer minimalen Anzahl notwendiger Speicherzellen des Schieberegisters und Addierer anzugeben, kann vorteilhaft in folgender Weise vorgegangen werden:

Die Absolutwerte des Multiplikatoren werden von der dezimalen Form in die binärcodierte Dualform umgewandelt,- wobei nur soviel Stellen der Dualform einbezogen werden, daß der angenäherte Multiplikator in Dezimalform (x) um nicht mehr als eine vorgegebene Schranke s vom Ausgangswert (x) abweicht. Die Umwandlung ist einmal ohne, einmal mit abschließender Aufrundung des binärcodierten Wertes durchzuführen. Anschließend wird untersucht, welcher der beiden Werte innerhalb der vorgegebenen Schranke dem Ausgangswert am nächsten liegt. Sind auf diese Weise sämtliche Multiplikatoren bestimmt, ist bei Verwendung für ein Digitalfilter dessen zugehörige Pol-Nullstellen-Konfiguration in der komplexen z-Ebene zu ermitteln und daraus die resultierende Übertragungsfunktion zu bestimmen,. Ersteres ist bei Teilsystemen maximal zweiter Ordnung (Parallel- oder Kaskadenform des digitalen Filters) besonders einfach, letzteres kann entweder grafisch oder., da es sich dabei um ein geometrisches Problem handelt, mit Hilfe eines einfachen Rechenprogramms durchgeführt werden. Damit kann dann abgeschätzt werden, ob bei der vorgegebenen Schran-

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ke die Genauigkeit der approxomierten Übertragungsfunktion ausreicht. Wenn nicht, ist die vorgegebene Schranke zu verringern und das Verfahren erneut durchzuführen. Mit den so festgelegten Faktoren im Binärcode ergibt sich die Anzahl der notwendigen Addierer aus der Anzahl der logischen Einsen minus 1, die Anzahl der Speicherzellen aus der Zahl der Multiplikandenstellen einschließlich Vorzeichen minus m, wenn die erste Binäreins an der m-ten Stelle hinter dem Binärkomma des Multiplikators auftritt.

16 Patentansprüche 15 Figuren

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Claims

- 21 Patentansprüche.

(\) Rechenwerk zur seriellen Multiplikation eines binären Multiplikanden mit einem ebenfalls binären Multiplikator, dadurch gekennzeichnet, daß ein Vorzeichenregister (VR) vorgesehen ist, in das das Vorzeichen des Multiplikanden eingespeichert wird, daß ein Schieberegister (SR) vorgesehen ist, das am Eingang (EK) des Rechenwerkes angeordnet ist und in das der Multiplikand seriell eingeschoben wird, daß das Schieberegister (SR) mit Abgriffen (AB1, AB3) an denjenigen Speicherzellen (SR1,3R3) vorgesehen ist, bei denen der zugehörige Multiplikator eine binäre Eins aufweist, wobei der Verlauf von den höherwertigen (MSB) zu den niederwertigen Stellen (LSB) des Multiplikators dem Verlauf der Wertigkeit der Multiplikandenstellen gegenläufig gewählt ist, daß jedem dieser Abgriffe (AB1,AB3) ein eigener Umschalter (S1,S3) und ein eigener Ausgang (A1,A3) zugeordnet ist und daß bei einer Stellenzahl von N des Multiplikanden einschließlich Vorzeichen der k-te Umschalter, der der Binärstelle des Multiplikators mit der Stellenwertig-

-k
keit 2 · zugeordnet ist, während der ersten N-k Rechentakte des Multiplikationszyklus den k-ten Ausgang mit dem k-ten Abgriff, während der restlichen k Rechentakte des Multiplikationszyklus den k-ten Ausgang mit dem Ausgang des Vorzeichenregisters (VR) verbindet (Fig.2).
2. Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß bei mehreren Multiplikatoren und beim Vorkommen binärer Einsen auf mehreren Multiplikatorstellen gleicher Wertigkeit für jede dieser gemeinsamen Multiplikatorstellen nur ein Abgriff (AB1) und ein Umschalter (S1) vorgesehen ist, jedem Multiplikator mit gemeinsamen Multiplikatorstellen aber ein eigener Ausgang (A1,A1') zugeordnet ist. (Fig.2)

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3. Rechenwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß den Ausgängen (A1,A3,A4,A5) Addierer (ADD1,ADD2,ADD3) nachgeschaltet sind, welche die Ergebnisse zweier Ausgänge (A1,A3) oder das Ergebnis eines vorgeschalteten Addierers (ADD2) und das Ergebnis eines Ausgangs (A3) zusammenfassen und weitergeben (Fig.7).
4. Rechenwerk nach Anspruch 3, dadurch gekennzeichnet, daß bei mehreren Multiplikatoren und bei zumindest teilweier Übereinstimmung von Multiplikatorstellen in den binären Einsen für diese gemeinsame Multiplikatorstellen die Addierer (ADD1,ADD2) nur einmal vorhanden sind und ihre Ergebnisse in allen Addierzweigen verwendet werden können (Fig.7).
5. Rechenwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zur Verringerung von Rundungsfehlern jedem Addierer ein Übertragsspeicher (US1) zugeordnet ist, in den bei positiven Multiplikanden ein mit dem N-ten Rechentakt (T) eintreffender Rundungstakt (RT) der Inhalt derjenigen Speicherzelle (SR2) des Multiplikanden eingelesen wird, die stellenmäßig um eins niedriger liegt als die höchste im zugehörigen Addierer (ADD1) noch aufzunehmende Speicherzelle (SR3) (Fig.8).
6. Rechenwerk zur seriellen Multiplikation eines binären Multiplikanden mit einem ebenfalls binären Multiplikator, dadurch gekennzeichnet, daß ein Vorzeichenregister (VR) vorgesehen ist, in das das Vorzeichen des Multiplikanden eingespeichert wird, daß ein Schieberegister (SR) vorgesehen ist, das am Ausgang (A) des Rechenwerkes angeordnet ist, und in das der Multiplikand seriell eingeschoben wird, daß das Schieberegister

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• (SR) an denjenigen Speicherzellen (SR1,SR3) - außer bei der ersten Speicherzelle (SR1) - unterbrochen und mit parallelen Eingängen (E1, E3) versehen ist, wo der Multiplikator eine binäre Eins aufweist, wobei der Verlauf von den höherwertigen (MSB) zu den niederwertigen Stellen (LSB) des Multiplikators dem Verlauf der Wertigkeit der Stellen des MuItip ikanden gleichläufig gewählt ist, daß jedem Eingang (E1,E3) ein eigener Umschalter (S1,S3) zugeordnet ist, daß bei einer Stellenzahl von N des Multiplikanden einschließlich Vorzeichen der k-te Umschalter, der der Binär-

—k stelle des Multiplikators mit der Stellenwertigkeit 2 zugeordnet ist, den k-ten Eingang während der ersten k Rechentakte des N-taktigen Multiplikationszyklus mit dem Vorzeichenregister (VR) und während der N-k restlichen Multiplikationstakte mit dem Eingang (EK) verbindet und daß an jeder Unterbrechungsstelle ein Addierglied (ADD3) den Ausgang des vorangestellten Speichergliedes (SR2) mit dem zugehörigen Eingang (E3) zusammenfaßt und das Ergebnis an das nachgestellte Speicherglied (SR3) weitergibt (Fig.9).
7. Rechenwerk nach Anspruch 6, dadurch gekennzeichnet, daß bei mehreren Multiplikatoren und beim Vorkommen binärer Einsen auf mehreren Multiplikatorstellen gleicher Wertigkeit für jede diese gemeinsamen Multiplikatorstellen nur ein Umschalter (S3,S4) und ein gemeinsamer Eingang (E3,E4) vorgesehen ist (Fig.14).
8.. Rechenwerk nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, daß bei mehreren Multiplikatoren und bei übereinstimmen von Multiplikatoren in aufeinanderfolgenden Binärstellen, beginnend von der höchstwertigsten Binärstelle bis zu einer bestimmten Binärstelle, alle für die Produktbildung der übereinstimmenden Multiplikatorstellen notwendigen Speicherzellen (SR1,SR2,SR3) und Addierer (ADD3) nur einmal vorhanden sind und daß der Aus-

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gang des Speichergliedes (SR3), das der niederwertigsten übereinstimmenden Binärstelle der Multiplikatoren zugeordnet ist, mehrfach für die restlichen Additions- und Speicherketten verwendet wird (Fig.14).
9. Rechenwerk nach einem der Ansprüche 6, 7 oder 8, dadurch gekennzeichnet, daß zur Verringerung von Rundungsfehlern jedem Addierer ein Übertragungsspeicher (US3) zugeordnet ist, daß in dem Übertragungsspeicher bei positiven Multiplikanden mit dem r-ten Rechentakt das gerade einlaufende Binärzeichen (Rundungsbit) abgespeichert wird, wenn der dem Übertragungsglied (US3) zugeordnete Addierer (ADD3) das r-te Speicherglied (RS2) und den (r+1-)-ten Eingang (E3) verbindet (Fig.9).
10. Rechenwerk nach Anspruch 9, dadurch gekennzeichnet , daß das Rechenwerk aus einzelnen gleichartigen Bausteinen zusammengesetzt ist, in denen jeweils Umschalter, Addierer, Speicherglied, Übertragungsspeicher und jeweils eine Logik zur Unterdrückung der Rundung bei negativen Multiplikanden und zur Entscheidung, ob im Über-, tragungsspeicher der Übertragung des Addierers oder das Rundungsbit gespeichert werden soll, zusammengefaßt sind.
11. Rechenwerk nach einem der vorhergehenden Ansprüche, d a durch gekennzeichnet, daß neben dem Rechen- und gegebenenfalls Rundungstakt zeitsynchron mit dem Eintreffen des Vorzeichens des Multiplikanden ein Takt (VT) bereitgestellt wird, der die Übernahme des Vorzeichens in das Vorzeichenregister steuert.
12. Rechenwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Schieberegister (SR) N-m Speicherzellen aufweist, wobei im Multiplikator die erste binäre Eins an der m-ten Stelle hinter dem Binärkomma auftritt.

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13. Rechenwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß am Eingang (EK) des Rechenwerks die Binärzeichen des Multiplikanden · in der Reihenfolge vom am wenigsten signifikanten Bit (LSB) zum am meisten signifikanten Bit (MSB) eintreffen und danach das Vorzeichen des Multiplikanden eintrifft und daß das Produkt am Ausgang (A, A¹, A") der Rechenschaltung in der gleichen Reihenfolge auftritt.
14. Rechenwerk nach einem der vorhergehenden Ansprüche, gekennzeichnet durch die Verwendung als Rechenwerk für ein Digitalfilter, insbesondere für Radargeräte .
15. Rechenwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß von zwei bei vorgegebener digitalen Stellenzahl einem gegebenen Multiplikator nur näherungsweise darstellenden möglichen Werten derjenige ausgewählt ist, der am wenigsten von dem gegebenen Multiplikator abweicht.
16. Rechenwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei Verwendung als Digitalfilter derjenige von zwei beiderseits des gegebenen Multiplikators liegenden Näherungswerten ausgewählt wird, der in der daraus resultierenden Filtercharakteristik die geringste Abweichung vom gewünschten Verlauf ergibt.

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