DE3788779T2 - Digitales, nicht-rekursives Filter mit Multiplizierkoeffizienten der Basis zwei. - Google Patents

Description

HINTERGRUND DER ERFINDUNG Bereich der Erfindung.
• Die Erfindung bezieht sich auf den Bereich nicht-rekursiver digitaler Filter zur digitalen Signalverarbeitung. Sie bezieht sich insbesondere auf eine architektonische Verwirklichung in Form von höchstintegrierten Schaltungen /VLSI), von FIR-Filtern, die keine Multiplizierer erfordern und nur Koeffizienten von zwei zu der N. Potenz haben.
Beschreibung des Standes der Technik.
• Unter den verschiedenen Typen digitaler Filter gibt es ein wesentliches Interesse für FIR-Digitalfilter (auch als Transversalfilter bezeichnet). Der Grund dafür ist, daß es kräftige und ausgereifte Optimierungstheorien gibt, die als Hilfe bei dem Filterentwurf dienen können. FIR-Filter lassen sich auf einfache Weise entwerfen zum Annähern einer vorgeschriebenen Größe/Frequenzkennlinie gegenüber beliebiger Genauigkeit mit einer genau linearen Phasenkennlinie. Die nicht-rekursiven FIR-Filter haben nur Nulle in der schlußendlichen z-Ebene und sind folglich immer stabil. Diese Merkmale machen sie äußerst interessant zur Anwendung in den meisten digitalen Signalverarbeitungsbereichen. FIR-Digitalfilter werden in einem breiten Bereich in der digitalen Signalverarbeitung verwendet, ebenso wie in der digitalen Echtzeit-Video-Verarbeitung. Die herkömmliche Hardware-Verwirklichung eines FIR-Filters benutzt die grundsätzlichen funktionellen Elemente von Verzögerungseinheiten, Multiplizieren und Addierern. Unter diesen grundsätzlichen funktionellen Elementen sind Multiplizierer allgemein die meist komplizierten Elemente zur Hardware-Verwirklichung und beaufschlagen einen großen Raum, wodurch die Kosten des Filters steigen. Der Kostenaufwand von Multiplizieren in diskreten Elementsystemen ist hoch. Aus dem Gesichtspunkt des VLSI-Chip-Entwurfs ist das von einem Multiplizierer auf einem IC-Filterchip beanspruchte Gebiet zu groß. Kosten sind aber nicht die einzigen Faktoren; die Betreibsgeschwindigkeit eines Filters ist bei einer Vielzahl von Anwendungsbereichen sogar noch wichtiger; wie beispielsweise bei Echtzeit-Video-Verarbeitung und bei anderer digitaler Hochgeschwindigkeits-Signalverarbeitung. Bei dem herkömmlichen digitalen FIR-Filter wird ein großer Teil der Fortpflanzungsverzögerungszeit durch Multiplizierer verursacht, welche die Geschwindigkeit des Filters verringern. Aus dem Grund ist es zur Verbesserung der Betriebsgeschwindigkeit, zur Verringerung der Kosten und zur Vereinfachung der strukturellen Komplexität des VLSI-Chip-Entwurfs erwünscht, zeitaufwendige Multiplizierer beim Entwurf digitaler FIR-Filter zu vermeiden.
• Aktuelle technische Literatur beschreibt viele Artikel über die Verringerung oder Ausschaltung von Multiplizierern in der Architektur oder beim Entwurf von digitalen FIR-Filtern, während gleichzeitig Lösungen vorgeschlagen werden zur Steigerung der Geschwindigkeit dieser Filter zum Gebrauch im Bereich von digitaler Echtzeit-Signalverarbeitung.
• Im Stand der Technik, US Patent Nr. 3.979.701 wird ein nicht-rekursives Digitalfilter aus einer Kaskadenschaltung von Basisteilen beschrieben, die je durch Koeffizientenwerte ganzzahliger Potenzen von Zwei gekennzeichnet werden. Das Filter nach diesem Patent verwendet keine Multiplizierer und beansprucht eine Betriebsgeschwindigkeit, die um viele Male größer ist als die anderer Filter, die Multiplizierer verwenden.
• Das in dieser Anmeldung beschriebene multipliziererfreie FIR-Filter hat bestimmte Konzepte, die denen des US Patentes Nr. 3.979.701 entsprechen, es gibt aber wesentliche Unterschiede.
• Das im US Patent Nr. 3.797.701 beschriebene Filter hat zwei Basisblöcke, aus denen das Filter konstruiert ist: Typ 1 und Typ 2. Die Einheit vom Typ 1 hat nur Koeffizienten mit einem Wert 1 (siehe Zeile 53 bis Zeile 56 der Spalte 3 des US Patentes Nr. 3.979.701); die Einheit vom Typ 2 hat nur eine gerade Anzahl Verzögerungselemente und nur drei Koeffizienten, wobei der mittlere Koeffizientenwert immer gleich 1 ist (siehe Zeile 7 bis Zeile 12 der Spalte 4 des US Patentes Nr. 3.979.701).
• Eine ähnliche Beschreibung läßt sich finden in der Veröffentlichung: "Nonrecursive digital Filters with coefficients of powers of two", von A. Tomozawa, angeboten bei der 1974 International Conference on Communications, Minneapolis, Minnesota.
Zusammenfassung der Erfindung.
• Die Erfindung bezieht sich auf die Architektur und die VLSI-Implementierung eines FIR-Digitalfilters, das keine Multiplizierer aufweist und wobei der Koeffizientenraum auf nur Zweierpotenzen beschränkt ist. Bei herkömmlichen Digitalfilterentwürfen sind die Filterkoeffizienten linear quanitisiert zu zwei verschiedene Pegel der N. Potenz. Bei einem multipliziererfreien Digitalfilterentwurf sind die Filterkoeffizienten nicht-linear quantisiert zu N verschiedenen Pegeln, die je eine Zahl gleich Zwei zu der N. Potenz darstellen. Multiplizierer können durch Schieberegister und/oder Multiplexer in diesem nicht-herkömmlichen Entwurf ersetzt werden. Die FIR-Filter-Architektur der vorliegenden Erfindung benutzt eine Struktur, die regulär und modular ist. Sie benutzt für jeden Abgriff eine Struktur, bei der drei Busse in jeden Abgriff hineingehen, der Datenbus, der Koeffizientenbus und der Summe-Ein-Bus. Der Datenbus bringt den Sender-Datenabtastwert zu jedem Abgriff. Der Koeffizientenbus enthält die Gewichtungsfaktor-Information. Der Summe- Ein-Bus bringt das verzögerte Ausgangssignal des vorhergehenden Abgriffs. Aus jedem Abgriff geht der Summe-Aus-Bus, der das Ausgangssignal jedes Abgriffs ist und das zu dem Summe-Ein-Eingang des nächsten Abgriffs geht. Diese reguläre, modulare Architektur eignet sich zur Kaskadenschaltung von Filterteilen für größere Filter. Jeder Abgriff hat ein Koeffizientenregister, das die Koeffizienten- und Steuerwortinformation für dieses Abgriff enthält. Diese Information wird in der Initialisierungsphase der Filterwirkung geladen. Jeder Abgriff hat einen Schieber, der den Koeffizienten zur für die richtige Zweierpotenz-Gewichtung hat. Der Ausgang des Schiebers ist der gewichtete Datenabtastwert, der in einem Überlappungslatch gehalten ist. Der Ausgang der Latch wird zu dem Ausgang des vorhergehenden Abgriffs mittels eines Addierers addiert. Der Ausgang des Addierers wird durch eine Zeitgebereinheit verzögert und danach als Addierereingang des nächsten Abgriffs weitergeleitet. Das Filter arbeitet in zwei Phasen, der Initialisierungsphase und der normalen Betriebsphase. In der Initialisierungsphase werden die Koeffizienten und Steuerworte für jeden Abgriff geladen. Die Koeffizientenregister sind Schieberegister, die in Reihe verbunden sind und ihre Ladung ist seriell. Eine nicht-destruktive Verifikation der Ladung geht mit dem seriellen Auslesen der Koeffizienten und Steuerworte sowie mit dem gleichzeitigen Neuladen derselben in eine geschlossene Schleife einher, so daß am Ende der Verifikationsprozedur alle Koeffizienten und Steuerworte in den richtigen Registern ruhen.
• Dieses Filter benutzt nur Zweierpotenzen als Koeffizienten. Da binäre Multiplikation durch Zweierpotenzen nur eine Verschiebung des Multiplikanden bedeutet, wird eine komplexe Multiplikation durch einen einfachen Schieber in diesem Fall ersetzt. Durch Verwendung nur negativer Zweierpotenzen als Koeffizienten wird der Schiebevorgang auf nur eine gerade Verschiebung beschränkt. Wenn vorausgesetzt wird, daß die Daten (der Multiplikand) immer positiv sind, kann dieser Schieber positive sowie negative Koeffizienten verarbeiten.
• In dem beschriebenen und dargestellten Beispiel ist der Ausgang dieses Multiplizierers das 16 Bitdatum des Einserkomplements mit dem signifikantesten Bit als Vorzeichenbit und mit fünfzehn Größenbits, und folglich das Vorsehen einer maximal Sieben-Bit-Verschiebung für den acht-Bit-Multiplikanden, der einer Multiplikation durch 2&supmin;&sup7; entspricht. Dies ist die meist negative Zweierpotenz, die dieser Multiplizierer verarbeiten kann. Andererseits kann er, wenn einwandfrei programmiert, den Multiplikanden mit jedem beliebigen nachfolgenden Wert multiplizieren
• 0, ±2&sup0; ±2&supmin;¹, 2&supmin;², . . . ±2&supmin;&sup7; . .
• Aber diese Beschränkung läßt sich durch eine Expansion des Koeffizientenraums vermeiden. Der Zweierpotenz-Koeffizientenraum kann auf einfach Weise über die aktuelle Grenze von ±2&supmin;&sup7; hinaus erweitert werden durch Änderung des Schiebers und bestimmter anderer Elemente, die den Ausgang verarbeiten. Die Gesamtarchitektur des Schiebers ändert sich nicht; sie wird nur erweitert um die Vergrößerung des Koeffizientenraum zu enthalten.
• Auf ähnliche Weise ist die Architektur nicht auf Datenworte von 8 Bits beschränkt. Um diese auf jede beliebige Größe zu erweitern braucht nur die Größe der NAND-Gattersätze in dem Schieber von 8 auf jede beliebige erwünschte Datengröße erweitert zu werden. Offenbar wird die Addierergröße entsprechend dem maximalen Wert des Koeffizientenraums sowie der Datenwortgröße vergrößert bzw. verringert zu werden.
• Die vorgeschlagene FIR-Filterstruktur ist für einen Koeffizientenraum C derart völlig programmierbar, daß:
• [C ε {0, ±2&sup0;, ±2&supmin;¹, ±2&supmin;², . . . ±2&supmin;&sup7;}].
• Zum Beibehalten der Programmierbarkeit des Filters sind für alle möglichen Verschiebungen der Daten Eingänge vorgesehen, wobei ein Multiplexer verwendet wird, dessen Eingang der Ausgang der Sätze von NAND-Gattern ist, die positive Eingänge und eine Selektionsleitung haben. Ausgänge der NAND-Gatter werden verschoben und mit Drähten mit dem Multiplexer verbunden. Die gegenseitige Komplementumwandlung des Multiplexerausgangs geht mit einem Satz von EXOR-Gattern einher. Auf diese Weise multipliziert unter Verwendung eines Schiebers und eines Decoders, von NAND- und EXOR-Gattern, das Filter einen Koeffizienten mit einem Datenwort ohne einen Standardmultiplizierer.
• Das Filter wurde auf erfolgreiche Weise simuliert unter Verwendung mehrerer Koeffizienten und Random-Daten.
Kurze Beschreibung der Zeichnung
• Fig. 1 ist ein Blockschaltbild der herkömmlichen Verwirklichung eines FIR-Filters;
• Fig. 2 ist ein Schaltbild des Filters nach der Erfindung;
• Fig. 3 ist ein Schaltbild jedes Abgriffs des Filters nach Fig. 2;
• Fig. 4 ist ein Diagramm des Koeffizientenwortes für das Filter nach Fig.
• Fig. 4b zeigt die Verschiebungen des Multiplikanden für positive Koeffizienten des Filters nach Fig. 2;
• Fig. 5 ist ein logisches Diagramm des Multiplizierers/ Schiebers des Filters nach Fig. 2;
• Fig. 6 ist ein Schaltbild des Addierers des Filters nach Fig. 2;
• Fig. 7 ist ein Diagramm, das die Folge der Koeffizientenladung und Verifikation darstellt für das Filter nach Fig. 2.
Beschreibung der bevorzugten Ausführungsform.
• Das Filtern ist eine der wichtigsten Funktionen der linearen Echtzeit- Signalverarbeitung. Unter den verschiedenen Typen digitaler Filter gibt es ein großes Interesse für digitale FIR-Filter (auch als Transversalfilter bezeichnet). Der Grund dazu ist, daß es kräftige und ausgereifte Optimierungstheorien gibt, die als Hilfe bei dem Filterentwurf dienen können. FIR-Filter lassen sich auf einfache Weise entwerfen zum Annähern einer vorgeschriebenen Größe/Frequenzkennlinie gegenüber beliebiger Genauigkeit mit einer genau linearen Phasenkennlinie. Die nicht-rekursiven FIR-Filter haben nur Nulle in der schlußendlichen z-Ebene und sind folglich immer stabil. Diese Merkmale machen sie äußerst interessant zur Anwendung in den meisten digitalen Signalverarbeitungsbereichen.
• Das FIR-Filter wird gekennzeichnet durch die Eingangs/Ausgangsbeziehung.
• wobei Xn-i=X(tn-iTS) das abgetastete Eingangssignal ist und Y = Y(tn) das entsprechende Ausgangssignal ist. TS ist die Abtastperiode, tn = nTS sind Abtastzeitpunkte und fS = 1/TS ist die Abtastrate. Auf diese Weise ist jeder Ausgangsabtastwert die gewichtete Summe einer endlichen Anzahl von Eingangsabtastwerten (N in der Gleichung (1)).
• Fig. 1 zeigt eine durchaus bekannte semi-systolische Parallel-Ein-Reihe- Aus-Transversalfilterarchitektur 20. In einer derartigen Struktur werden die Daten über einen Datenbus 22 global jedem Abgriff in dem Filter zugeführt, wobei er in dem Multiplizierer 24 mit einem Gewichtungsfaktor (dem Koeffizienten) von einem (nicht dargestellten) Koeffizientenregister, der am Eingang 23 erscheint multipliziert und in dem Addierer 26 zu einem verzögerten Ausgang der Verzögerungsanordnung 28 des vorhergehenden Abgriffs addiert wird. Auf diese Weise sind also die Basiselemente jedes beliebigen Transversalfilters 20 der Multiplizierer 24, der Addierer 26 und die Verzögerungsanordnung 28. Es ist dieser Gewichtungsfaktormultiplizierer, der in der erfindungsgemäßen Architektur fortgelassen wird.
• Bei dieser Herkömmlichen Verwirklichung der Gleichung 1, wie in Fig. 1 dargestellt, erfolgt das Gewichten der Eingangsabtastwerte durch Multiplizierer. Der Multiplizierer ist der größte zeitverschlingende und teuerste Block des Filters, es gilt deswegen sich viel Mühe zu geben um den Multipliziervorgang preisgünstiger und schneller erfolgen zu lassen, und die Gesamtbetriebsgeschwindigkeit des Filters zu steigern.
• Wenn der Koeffizientenraum auf nur Zweierpotenzen beschränkt wird, wird die komplexe Multiplikation durch einen einfachen Schiebevorgang ersetzt. Dies ist das wichtigste Merkmal der in dieser Anmeldung gebotenen FIR-Filterstruktur. Es dürfte einleuchten, daß diese Beschränkung des Koeffizientenraums die Leistung des Filters beeinflußt. Eingehende Forschungsarbeiten wurden eingeleitet um diese Beschränkung auszugleichen. Die hoffnungsvollste Annäherung wurde in der querverwiesenen Anmeldung von Koo und Miron beschrieben, worin eine Implementierung des primären Algorithmus beschrieben wird, der durch diese Struktur verwendet wird. Aber da diese Erfindung ein völlig programmierbares Filter ist, kann jeder Zweierpotenz- Algorithmus implementiert werden.
Filterarchitektur.
• In Fig. 2 wird die Architektur des Filters 10 dieser Erfindung hierarchisch beschrieben. So wird beispielsweise beschrieben und dargestellt, die Verwendung eines Filters mit zehn Abgriffen, eines Datenwortes von acht Bits, eines Koeffizientenraums von 0 bis ±2&supmin;&sup7; und eines End-Ausgangsbusses einer Größe von 20 Bits. Fig. 2, den obersten Pegel der Hierarchie, zeigt eine Struktur des Filters 10 mit zehn Abgriffen. Es gehen drei Busse in jeden Abriff 30, der Datenbus 12, der Koeffizientenbus 14, 15 und der Summe-Ein-Bus 16. Weg von jedem Abgriff geht der Summe-Aus-Bus 18. Der Zweck und die Funktion jedes Busses wird in der Beschreibung des Filtervorgangs näher erläutert, es dürfte aber einleuchten, daß die Struktur äußerst regulär und modular ist. Dies ist ein äußerst wichtiges Merkmal der Architektur aus dem Gesichtspunkt der VLSI-Implementierung. In Fig. 2 ist der Datenbus derjenige Bus, der den Sendedaten-Abtastwert D-IN zu jedem Abgriff 30 bringt. Der Koeffizientenbus ist eine Schleife, beginnend bei C-I/O-Gattern 41 und den C-IN-Bus 14 sowie den C-OUT-Bus 15 umfassend. Der Bus 14 bringt die Gewichtungsfaktorinformation und der Summe-Ein-Bus 16 bringt den verzögerten Ausgang des vorhergehenden Abgriffs 30 heran. Der Summe-Out-Bus 18 ist der Ausgang des Abgriffs 30 und kann in den Summe-Ein-Eingang 16 Bus des nächsten Abgriffs eingespeist werden. Es sei bemerkt, daß diese Architektur sich äußerst natürlich und einfach zur Kaskadenschaltung eignet und überhaupt nicht auf nur zehn Abgriffe beschränkt ist.
• Fig. 3 zeigt die Baublöcke jedes Abgriffs 30. Sie werden untenstehend einzeln näher erläutert, aber an dieser Stelle werden sie genannt. C-REG 32 ist das Register mit der Koeffizienten- und der Steuerwortinformation CCW. Diese Information wird über den Koeffizientenbus 14 in der Initialisierungsphase des Filtervorgangs geladen. Die meiste Information wird vom SCHIEBER 34 gebraucht für die richtige Zweierpotenz der Daten von dem Datenbus 12. Der Ausgang des SCHIEBERS 34 ist der gewichtete Datenabtastwert, der in einem Überlappungslatch 36 gehalten ist, der für Geschwindigkeitssteigerungszwecke benutzt wird. Der Ausgang von LATCH 36 wird zu dem Ausgang des vorhergehenden Abgriffs im Addierer 38 addiert und der Ausgang des Addierers wird schlußendlich in der VERZÖGERUNG 40 um eine Zeiteinheit von CLK-N verzögert bevor er weitergeht über SUM-OUT-Bus 18 und SUM-IN-Bus 16 als ADDIERER-Eingang des nächsten Abgriffs.
• Untenstehend wird die Koeffizienten/Steuerwort-Lade- und die nichtrestruktive Verifikationsprozedur während der Initialisierungsphase des Filtervorgangs erläutert.
Ladung und Verifikation des Koeffizienten.
• Das Filter 10 arbeitet in zwei Phasen: der Initialisierungsphase und der Normalbetriebsphase. Die Koeffizienten und die Steuerworte (CCW) werden während der ersten Phase geladen. Die Koeffizienten- und Steuerregister (C-REG) 32 werden in einer Reihenschaltung miteinander verbunden, folglich ist die Ladung reihenweise. Es wird nun ein spezieller Fall von einem Filter mit zehn Abgriffen beschrieben. CCW #9 wird dem Koeffizienteneingangsbus (C-IN) 14 nach Fig. 2 und Fig. 3 zugeführt und alle C-REG 32 werden durch den (nachher beschriebenen) Takt CLK-C 31 getaktet. Es dürfte einleuchten, daß CCW #9 in das REG #0 geladen wird. Nun wird CCW #8 dem C-IN-Bus 14 zugeführt und alle C-REG werden wieder getaktet. Dieses Mal verschiebt CCW #9 von C-REG #0 zu C-REG #1 und CCW #8 lädt in C-REG #0. Diese Prozedur wird zehnmal wiederholt. Jedes Mal wird ein neuer CCW dem C-IN- Bus 14 zugeführt und alle C-REG 32 werden getaktet. Der spezielle CCW, der jüngste, wird in C-REG #0 geladen und alle anderen CCW werden zum nächsten C-REG 32 in der Reihenkette geschoben. Am Ende des Zyklus (in diesem Fall zehn Taktimpulse) werden alle CCW in der richtigen Reihenfolge in die C-REG 32 geladen. Zusammenfassend läßt sich sagen, daß der am weitesten vom C-IN-Bus 14 liegende CCW als erster geladen wird; der zweitweiteste entfernte als nächster usw., bis alle CCW geladen worden sind. Jeder neue CCW drückt alle älteren CCW um ein Register weiter und am Ende des Zyklus ist die Ladung vollständig. Der nächste Schritt ist die Verifikation der obengenannten Ladung. Der Zweck ist, zu gewährleisten, daß alle CCW in die erforderlichen Bestimmungsregister geladen worden sind. Es wird eine nicht-destruktive Verifikationsprozedur angewandt, durch die die CCW zur Verifikation ausgelesen und wieder in einer geschlossenen Schleife gleichzeitig in die C-REG 32 geladen werden, so daß am Ende des Verifikationszyklus die CCW wieder in ihren betreffenden C-REGn sind. Damit die Schaltungsanordnung einfach bleibt und die Anzahl I/OPins des Chips innerhalb Grenzen bleiben, wurde dafür gewählt, keine CCW-Adressenpläne zu verwenden. Die Verifikationsprozedur ist ebenfalls eine Serienprozedur. In Fig. 2 ist der C-I/O-Bus ein Zweiweg- Bus, C-IN 14 und C-OUT 15, deren Richtung durch ein äußeres Signal C-RW42 gesteuert wird. Wenn das C-RW 42 auf 1 gesetzt wird, ist der Koeffizientenbus 14 als Eingangsbus wirksam und für C-RW auf 0 gesetzt, als Ausgangsbus 15. Es dürfte einleuchten, daß für die CCW Ladeprozedur C-RW auf 1 gesetzt wird und die CCW werden wie oben beschrieben geladen. Zur Verifikation wird das C-RW-Signal auf 0 gesetzt und der CLK-C 31 wird getaktet. Beim ersten Taktsignal erscheint der letzte Koeffizient (Koeffizient #9) bei C-OUT an den Ausgangs-Gattern 44 (Fig. 3) und gleichzeitig wird er von den Gattern 41 in C-REG #0 zurückgeladen. Der nächste Taktzyklus bringt den zweitletzten Koeffizienten am C-OUT-Bus 15 und gleichzeitig wird er in C-REG #0 geladen, indem der aktuelle Residentwert von C-REG #0 (Koeffizient #9) zu C-REG #1 gedrückt wird. Am Ende des Verifikationszyklus (zehn Taktimpulse) sind alle Koeffizienten aus dem C-OUT-Bus 15 über Gatter 44 ausgelesen und gleichzeitig über den C-IN-Bus 14 in die C-REG 32 geladen.
Zweierpotenz-Multiplizierer und Addierer.
• Das Filter 10 benutzt nur Zweierpotenzen als Koeffizienten. Da eine binäre Multiplikation mit einer Zweierpotenz eine Verschiebung des Multiplikanden ist, wird in diesem fall eine komplexe Multiplikation durch eine einfache Verschiebung im Schieber 34 ersetzt. Durch die Verwendung nur negativer Zweierpotenzen als Koeffizienten wird der Schiebevorgang zu einer Verschiebung nach Rechts vereinfacht. Es wird nun vorausgesetzt, daß die Daten (der Multiplikand) acht Bits aufweist und immer positiv ist, und mit den obenstehenden Voraussetzungen kann dieser Multiplizierer positive sowie negative Koeffizienten verarbeiten. Der Ausgang dieses Schiebers 34 ist das 16 Bitdatum des Einserkomplements mit dem signifikantesten Bit (MSB) als Vorzeichenbit und fünfzehn Größenbits, wodurch maximal eine Sieben-Bitverschiebung für den Acht-Bit-Multiplikanden bleibt, (eine Voraussetzung des Beispiels), was einer Multiplikation mit 2&supmin;&sup7; entspricht. Dies ist die meist negative Zweierpotenz, die dieser Multiplizierer verarbeiten kann und vom Filter erfordert wird. Andererseits, wenn auf geeignete Weise programmiert, kann er den Multiplikanden mit jedem der nachfolgenden Werten multiplizieren:
• 0, ±2&sup0;, ±2&supmin;¹, ±2&supmin;², . . . ±2&supmin;&sup7;.
• Fig. 4a zeigt das Format eines Steuerwortes (CCW) und Fig. 4b zeigt die Art und weise, wie der Schiebevorgang stattfindet für alle positiven werte der Koeffizienten. Diese werden unten näher beschrieben.
• Fig. 5 zeigt das logische Diagramm, das den Vorgang des obengenannten Einserkomplement-Multiplizierer/Schiebers 34 beinhaltet. Zum Erhalten der Programmierbarkeit wurde in jeder Stufe dieses Multiplizierer/Schiebers 34 alle möglichen oben dargestellten Verschiebungen verkörpert und zwar durch einen einfachen Multiplexierentwurf für den Multiplizierer/Schieber 34, dessen Eingangsteil 46 aus acht Sätzen von acht NAND-Gattern besteht. Jeder der Sätze wird über Eingangsleitungen 47 durch die acht Größenbits des positiven Multiplikanden (es erübrigt sich folglich eines Vorzeichenbits) zugeführt, und zwar von dem Datenbus 12, wie in der linken Seite der Fig 5 dargestellt. Jeder Satz von NAND-Gattern hat eine eigene Selektionsleitung 48 vom Decoder 62, wie nachher beschrieben. Ein Satz von acht Sätzen von NAND-Gattern 46 wird selektiert, je nach dem wert des für diese Stufe in einem C-REG 32 programmierten Koeffizienten. Ausgänge 49 des selektierten Satzes von NAND-Gattern 46 werden auf geeignete Weise verschoben und durch Leitungsverbindungen mit der Ausgangsstufe 50 des Schieber/Multiplizierers 34 verbunden zum Erzeugen eines fünfzehn-Bit-großen Busses 52, wie in Fig. 5 dargestellt. Zur Vermeidung von Undeutlichkeiten in der Zeichnung sind nur die Ausgangsleitungen von den ersten zwei Sätzen von NAND-Gattern 46 verbunden dargestellt. Die Endstufe dieser Schaltungsanordnung ist die logische Einserkomplementwandlerschaltung 54, die ein Satz von EXOR-Gattern ist, die das bitweise Komplement des Busses 52 bilden, und zwar im falle von negativen Koeffizienten, am Ausgangsbus 56. Da der Multiplikand immer positiv ist, ist das Vorzeichen des multiplizierten Ausgangs am Bus 56 von dem Koeffizienten abhängig.
• Dieser sechzehn (fünfzehn Bit groß zusammen mit dem Vorzeichenbit) Bit-Bus 56 ist im Latch 36 gehalten (Fig. 3) und wird dem Addierer 38 zugeführt (Fig. 3, 6). Der Teil nach dem Multiplizierer/Schieber 34 und dem Latch 36 ist ein Addierer 38 (Fig. 6) herkömmlichen Entwurfs. Es ist ein teilweise (4 Bit) Vorgriffaddierer, der zum Bilden eines zwanzig-Bit-Addierers in Kaskade geschaltet ist. Er erhält den sechzehn Bit Ausgang des Multiplizierer/Schiebers 34 über den Latch 36 als einen der Eingänge 58 und der andere Eingang 60 ist der zwanzig Bit Ausgang des Verzögerungslatch 40 der vorhergehenden Stufe. Die Vorzeichen-Erweiterungstechnik wird angewandt für die geringere Anzahl in dem Addierer. Das Vorzeichen der geringeren Anzahl, das in der Einserkomplementform ist, wird ebenfalls dem Trägereingang des Addierers zugeführt, wodurch die kleinere Anzahl; in die Zweierkomplementform umgewandelt wird. Die nachfolgende Erläuterung bestimmt die Selektion der Größe (20 Bits) der größeren Anzahl. In einer bestimmten Stufe oder einem bestimmten Abgriff ist diese Zahl das akkumulierte Ergebnis der Multiplizierer/- Schieberausgänge aller Stufen bis zu dieser Stufe. Je größer die Anzahl Stufen, umso größer wird das akkumulierte Ergebnis. In dem Entwurf des Chips wurde außer der Programmierbarkeit auch die Kaskadenschaltbarkeit verkörpert. Versuche haben gezeigt, daß ein Maximum von sechzehn Abgriffen für ein Filter mit nur Zweierpotenzkoeffizienten eine gute Wahl ist, die meisten Video-Anwendungen zu decken. In Anbetracht dieser Tatsache ist die Größe (20 Bits) derart, daß kein Überfluß in das akkumulierte Ergebnis aller sechzehn Stufen nach Kaskadenschaltung erfolgen wird, sogar wenn jeder Multiplizierer/Schieber den größtmöglichen Ausgang 7F80 erzeugt (der für größtmöglichen acht Bit Multiplikanden FF und den größtmöglichen Koeffizienten 1 stattfindet). Um dies zu erreichen brauchen wir ein Vorzeichen-Bit, fünfzehn Größen- Bits für jeden multiplizierten Ausgang und log&sub2;2&sup4; Bits für die sechzehn (2&sup4;) Stufenakkumulation derselben, was insgesamt 20 Bits macht.
Programmierung des Filters.
• Wie oben erwähnt, ist die FIR-Filterstruktur völlig programmierbar für einen Koeffizientenraum C, wie:
• [C ε {0, ±2&sup0;, ±2&supmin;¹, ±2&supmin;², . . . ±2&supmin;&sup7;}].
• unter den Voraussetzungen des beschriebenen und dargestellten beispiels. Das Koeffizienten- und Steuerwort CCW enthält die Information der aktuellen Verschiebung, sowie das Vorzeichen des Koeffizienten. Es enthält ebenfalls Information für einen Koeffizienten der Größe 0 (Null). Das CCW ein Fünf-Bit-Wort, wobei die drei am wenigsten signifikanten Bits (LSB) die Potenz des Koeffizienten bestimmen, wobei das nächste Bit das Vorzeichen und das signifikanteste Bit (MSB) für einen Null-Koeffizienten steuert. Dies ist in Fig. 4a dargestellt. Die drei Koeffizientenpotenzsteuerbits gehen durch einen Drei-zu-Acht-Decoder 62 (Fig. 5) und selektieren eine Verschiebung von 20 zu 2&supmin;&sup7;. Das Vorzeichensteuerbit bestimmt das Vorzeichen des Koeffizienten. Im Falle eines Null-Koeffizienten (was ein Spezialfall ist, da er keine Zweierpotenz ist)wird die Bitzahl auf 1 gesetzt.
• Der ganze Programmiervorgang ist in dem Beispiel der Tabelle 1 ausgearbeitet. In der Tabelle 1 ist der erwünschte Koeffizient und der entsprechende CCW-Code dargestellt. Es dürfte einleuchten, daß die Verwendung des Decoders 62 es ermöglicht, die für das CCW erforderliche Anzahl I/O-Pins zu verringern.
Etwaige Vergrößerung des Koeffizientenraums.
• Der Zweierpotenz-Koeffizientenraum kann über die aktuelle Beispielsgrenze von ±2&supmin;&sup7; hinaus dadurch erweitert werden, daß der Schieber 34 geändert wird. Zur Vergrößerung beispielsweise des Raums auf ±2&supmin;¹&sup5; wird nur ein weiteres Bit für den Koeffizientenwert (von 3 zu 4) sowie einen 4-zu-16-Decoder erfordert. Es werden ebenfalls sechzehn Sätze von acht NAND-Gattern (statt der zur Zeit verwendeten acht Sätze) erfordert. Auf diese Weise ändert sich die Gesamtarchitektur des Schiebers 34 nicht; sie wird nur erweitert um die Zunahme des Koeffizientenraums zu ermöglichen.
• Auf ähnliche Weise beschränkt sich das Filter 10 nicht auf ein Datenwort von acht Bits. Um dies auf jede beliebige Größe zu vergrößern wird nur eine Vergrößerung der Anzahl NAND-Gatter je Satz von acht zu jeder beliebigen Größe erfordert. Es dürfte einleuchten, daß die Größe des Addierers 38 (Anzahl Bits) entsprechend dem maximalen Wert des Koeffizientenraums und der Datenwortgröße vergrößert bzw. verkleinert werden muß.
VLSI Implementierung und Simulation
• Dieses Filter 10 wurde unter Anwendung von 2 Mikron Doppel-Metall- Standard-Zellen-Technologie von Signetics Corporation implementiert. Der heutige Chip hat zehn abgriffe. Die IC-Lay-Out wurde durchgeführt unter Anwendung von Silver Lisco CAL-MP-Software. Es werden nun die Simulationsergebnisse der jeweiligen Betriebsarten des Chips beschrieben.
Initialisierungsphase
• Unter Hinweis auf die Koeffizientenladeprozedur nach Fig. 7 und der Tabelle 2 ist es erwünscht, wenn die Filterkoeffizienten sind wie in der Tabelle 1 angegeben. In Fig. 7 haben wir deutlichkeitshalber die Dezimal-Äquivalenten der Tabelle 1 verwendet. Wir präsentierten die Koeffizienten dem C-IN-Bus 14 über die C- I/O-Tore 41 in umgekehrter Art und am Ende von zehn Taktimpulsen können wir sehen, daß sie in den richtigen C-REGn 32 sind. Wie oben erwähnt, wird zum laden der Koeffizienten das C-RW-42-Signal auf 1 gesetzt. Nun wird zur Verifikation der Ladung das C-RW-42-Signal auf 0 gesetzt und es werden wieder zehn Koeffiziententaktimpulse zugeführt. Der Koeffizientenverifikations- und Neuladungsteil nach Fig. 7 und der Tabelle 2 zeigen, daß alle Koeffizienten an den C-I/O-Toren 44 über C-OUT-Bus 15 (in umgekehrter Ordnung) erschienenen und in die C-REG 32 über C-IN-Bus 14 neu geladen worden sind. Dies beschließt die Simulation unserer Initialisierungsprozedur.
Normalbetrieb.
• Für Normalbetrieb wird das Koeffiziententakt-CLK-C-Freigabesignal (CEN) auf 1 gesetzt. Da wir, wenn die Initialisierung des Filters erfolgreich gewesen ist, die Koeffizienten nicht ändern wollen, ist dieses Signal ein hinzugefügter Schutz gegen einen Streu-Koeffiziententaktimpuls (CLK-C), der die Koeffizienten ändert. Über den D-IN-Bus 12 werden Daten angeboten und der Normalbetrieb-Takt (CLK-N) wird nun der einzige Systemtakt und die Daten werden gefiltert. Das Filter wurde erfolgreich simuliert unter Verwendung mehrerer Koeffizienten und beliebiger Daten. Tabelle I Koeffizientensteuerwort Binärwert Dezimalwert gewünschter Koeffizient Tabelle II Zeit Zeit

Claims (16)

1. Nicht-rekursives FIR-Filter mit n Abgriffen, wobei 1≤n ist, mit:

Mitteln zum Empfangen und Speichern einer Anzahl Koeffizienten, einen Koeffizienten je Abgriff, wobei jeder Koeffizient eine ganze Potenz von 2 ist;

Mitteln zum Empfangen und Verschieben eines Dateneingangswortes in jedem der genannten Abgriffe, wobei die Größe dieser Verschiebung durch den Wert des in dem genannten Abgriff gespeicherten Koeffizienten bestimmt wird;

wobei dieses verschobene Datenwort dem Produkt aus dem genannten Eingangsdatenwort und dem genannten Koeffizienten des genannten Abgriffes entspricht;

Mitteln zum Addieren des genannten Produkten zu dem verzögerten Ausgang des vorhergehenden Abgriffes zum Bilden der kumulativen Summe aus den Produkten aller vorhergehenden Abgriffe;

Mitteln zum Verzögern und Vorschieben der genannten kumulativen Summe zu dem nächsten Abgriff, und

Mitteln zum Herausgeben der kumulativen Summe aller Abgriffe in dem genannten Filter.

2. Filter nach Anspruch 1, wobei die genannten Mittel zum Empfangen und speichern einer Anzahl Koeffizienten die folgenden Elemente aufweisen:

Eingangsmittel zum Eingeben der genannten Koeffizienten in das genannte Filter während einer Initialisierungsphase;

einen Koeffizientenbus zum Befördern jedes der genannten Koeffizienten zu dem Bestimmungsabgriff; und

ein Koeffizientenregister an jedem Abgriff zum Speichern des Koeffizienten für den genannten Abgriff.

3. Filter nach Anspruch 2, wobei:

der genannte Koeffizientenbus ein serieller Bus ist;

die genannten Koeffizientenregister mit jedem anderen in einer seriellen Kette verbunden sind; und

die genannten Koeffizienten derart eingegeben werden, daß der letzte Koeffizient in der Kette als erster eingegeben wird und jeder Koeffizient in umgekehrter Beziehung zu seinem Abstand vom Anfang der genannten Kette an dieser Kette entlang nach unten geschoben wird.

4. Filter nach Anspruch 3, wobei: der genannte Koeffizientenbus ein bidirektionaler Bus ist; Mittel zum Umkehren der Richtung des seriellen Bitflusses in dem genannten Koeffizientenbus;

Mittel zum Bestätigen der Eingabe der genannten Koeffizienten dadurch, daß sie seriell zu den genannten Ausgangsanschlußmitteln ausgelesen werden, wenn die genannte Busrichtung umgekehrt wird und der Neueingabe der genannten Koeffizienten in die genannten Bestimmungsabgriffe.

5. Filter nach Anspruch 1, wobei die genannten Mittel zum Empfangen und Verschieben des genannten Dateneingangswortes die nachfolgenden Elemente aufweisen: einen mit jedem der genannten Abgriffe verbundenen Datenbus, wobei die genannten Dateneingangsworte jedem der genannten Abgriffe zugesendet werden; einen Schieber in jedem der genannten Abgriffe in Form eines NAND- NAND-Multiplexers, der mit dem genannten Datenbus und dem genannten Koeffizientenregister des genannten Abgriffs verbunden ist, der jedes Datenwort sequentiell empfängt und dessen Bits entsprechend dem genannten in dem genannten Koeffizientenregister gespeicherten Koeffizienten verschiebt, wobei die Ausgangsgröße des genannten Schiebers einen gewichteten Datenabtastwert ist.

6. Filter nach Anspruch 5, wobei die genannten Koeffizienten nur negative Zweierpotenzen sind und der genannte Schieber nur nach rechts schiebt.

7. Filter nach Anspruch 1, wobei der Koeffizientenraum des genannten Filters auf 0 bis ±2&supmin;&sup7; beschränkt ist.

8. Filter nach Anspruch 1, wobei dieses Filter völlig programmierbar ist.

9. Filter nach Anspruch 8, wobei dieses völlig programmierbare Filter Mittel aufweist zum Durchführen aller möglichen Verschiebungen des genannten Dateneingangswortes für einen bestimmten Bereich (0 bis ±2&supmin;&sup7;).

10. Filter nach Anspruch 1, wobei dieses Filter ohne irgendeinen Überlauf auf sechzehn Abgriffe begrenzt ist.

11. Filter nach Anspruch 7, das weiterhin die nachfolgenden Elemente aufweist:

Mittel zum Ausbauen der länge des genannten Filters durch Kaskadenschaltung der Stufen des genannten Filters.

12. Filter nach Anspruch 1, wobei die genannten Mittel zum Addieren der genannten Produkte die nachfolgenden Elemente aufweisen:

einen Summen-Eingabe-Bus, der die kumulative Summe vorhergehender gewichteter Datenabtastwerte zu jedem Abgriff befördert,

einen Addierer zum Addieren des Ausgangswertes des genannten Schiebers jedes Abgriffs zu der genannten kumulativen Summe;

ein Verzögerungsglied;

einen Summen-Ausgabe-Bus, der die Summe vom genannten Addierer zu dem genannten Verzögerungsglied befördert, wobei das genannte Verzögerungsglied mit dem Summen-Eingabe-Bus des nächsten Abgriffs verbunden ist.

13. Filter nach Anspruch 12, wobei für ein acht-Bit-Datenwort und einen Koeffizienten von ±2&supmin;&sup7; der Ausgangswert des genannten Schiebers ein Vorzeichen-Bit und 15 Größen-Bits in dem Komplement desselben ist.

14. Filter nach Anspruch 12, wobei der genannte Schieber für ein acht-Bit- Datenwort die nachfolgenden Elemente aufweist:

einen Schieber mit einem Eingabeteil mit acht ersten NAND-Gatter- Sätzen, wobei jeder Satz alle acht Bits des genannten Datenwortes erhält;

eine Selektionsleitung von dem genannten Koeffizientenregister zu jedem der genannten ersten NAND-Gattersätze, wobei der genannte Koeffizient bestimmt, welche Selektionsleitung aktiv ist;

einen zweiten NAND-Gattersatz zum Empfangen des Ausgangswertes des selektierten ersten NAND-Gattersatzes, wobei die Kombination der beiden NAND- Gattersätze die erforderliche Verschiebung eines Schiebers ergibt;

einen EXOR-Gattersatz am Ausgang des genannten Schiebers zum Durchführen dessen Komplementumsetzung am Ausgang des genannten Schiebers, wobei dieser Ausgang aufgefangen wird zur Beförderung zu dem genannten Addierer.

15. Filter nach Anspruch 3, wobei das genannte Koeffizientenregister ein Koeffizientensteuerwort mit fünf Bits speichert, von denen drei Bits für den genannten Koeffizienten, ein Bit für dessen Vorzeichen und ein Bit für einen Null-Koeffizienten.

16. Filter nach Anspruch 3, weiterhin mit einem Decoder zum Decodieren des Ausgangs des genannten Koeffizientenregisters.

Text in der Zeichnung:

Fig. 2 Latch Treiber Summe Ein Summe Aus C-Aus 15 Zu jedem Abgriff

Fig. 3 C-Aus Koeffizienten- und Steuerregister Schieber Latch Addierer Verzögerung Summe Ein Summe Aus

Fig. 4A Null-Koeffizient Vorzeichen des Koeffizienten Wert der Potenz des Koeffizienten Fig. 4B Wert des Koeffizienten multiplizierter Wert Für positive Koeffizienten

Fig. 5 Vom Daten-Bus 12 Vom Koeffizienten-Register 32 Vorzeichen-Bit Träger-Bit Aus

Fig. 6 Von 40 Von 36

Fig. 7 Laden von Koeffizienten Neu-Laden und Verifikation von Koeffizienten.