DE2346188B2 - Rechenwerk zur vorzeichengerechten seriellen multiplikation - Google Patents

Description

Die Erfindung bezieht sich auf ein Rechenwerk gemäß Oberbegriff des Anspruchs 1.

Bei der Verarbeitung von digitalen Größen tritt das Problem auf, verschiedene Multiplikanden mit fest eingestellten Multiplikatoren zu multipliziere.!. Ein Beispiel dafür sind Digitalfilter, in denen einem kontinuierlichen Signal entnommene und durch Quantisierung gewonnene Wertfolgen arithmetischen Operationen, wie Addition, Subtraktion und Multiplikation, mit konstanten Faktoren unterworfen werden. Ausführungsbeispiele derartiger digitaler Filter sind z. B. in der Zeitschrift »NTZ«, 1972, Heft 11, Seiten 492-496, dargestellt.

Zur Durchführung der seriellen Multiplikation sind Multiplizierwerke bekannt (IEEE Transactions Vol. AU 16, 1968, Nr. 3, Seiten 413-421), bei denen eine Flip-Flop-Kette in der Eingangsleitung für den Multiplikanden liegt. Die Addierer folgen unmittelbar hintereinander. Die unteren Eingänge der Addierer werden in bestimmter zeitlicher Reihenfolge durch Zusatzimpulse, die gesondert erzeugt werden müssen, gesperrt. Dadurch ergibt sich eine Unterdrückung der niederen Produktstellen schon während der Berechnung der Zwischenergebnisse. Die Multiplikanden können unmittelbar aufeinander ohne Störung der Produktbildung folgen. Ein Faktorwechsel nach jedem eingelaufenen Multiplikanden ist nicht möglich. Durch die unmittelbare Aneinanderreihung der Volladdierer entstehen bei hohen Bitzahlen große Laufzeiten, die die maximale Arbeitsfrequenz des Rechenwerkes begrenzen. Eine Erweiterung der oberen Frequenzgrenze ergibt sich erst durch Zwischenschaltung von Einzel-Flip-Flops zur Laufzeitkopplung, das Produkt erscheint um eine Wortlänge später.

Das beschriebene Multiplizierwerk ist zwar universell einsetzbar, da jeder beliebiger Faktor <|1| mit der Genauigkeit der vorgesehenen Bitstellen einstellbar ist. Jedoch ist der Materialaufwand sehr groß.

Aus der bereits erwähnten Zeitschrift »NTZ«, 1972, Heft 11, Seiten 492-496, ist ein auch den Gegenstand des deutschen Patentes 22 14 257 bildendes Rechenwerk zur vorzeichengerechten seriellen Multiplikation eines binären, in seiner Wertigkeit kleiner als Eins bleibenden Multiplikanden mit einem ebenfalls binären Miiltinlikator mit einem Vorzeichenregister für das Vorzeichen des Multiplikanden und unter Verwendung eines Schieberegisters für die Aufnahme des Multiplikanden bekannt, das nur an denjenigen Speicherstellen über Abgriffe abgetastet und der Schieberegisterinhalt als Teilprodukt jeweils seriell ausgelesen wird, an denen der zugehörige Multiplikator (Faktor) mit den Stellenwertigkeiten 2°, 2-\... 2-*-2ine logische Eins aufweist, wobei der Verlauf von den höherwertigen zu den niederwertigen Stellen des Multiplikators dem Verlauf

ίο der Wertigkeit der Speicherstellen des Multiplikanden gegenläufig gewählt ist, wobei die Ausspeicherung aus dem Schieberegister bezüglich des jeweiligen Multiplikandenregisterabgriffs in der Reihenfolge vom niedrigstwertigen Bit zum höchstwertigen Bit erfolgt und eine der Anzahl der Multiplikandenbits entsprechende Bitzahl ausgelesen, die höherwertigen, aufgrund der Abgriffe keine Multiplikandenbits mehr enthaltenden Stellen mit dem Vorzeichenbit aufgefüllt, negative Zahlen im Zweierkomplement dargestellt und das zuerst ausgelesene Bit hinsichtlich des Ergebnisses jeweils als niedrigstwertiges Bit gewertet wird und wobei die ausgegelesenen Teilergebnisse in Addierern zusammengefaßt werden.

Schieberegister sind aber aufgrund der Komplexität

*5 ihrer Schaltung (es werden vorzugsweise /K-Flip-Flops verwendet) Elemente mit hoher elektrischer Verlustleistung. Wenn möglich, sollte ihre Anzahl möglichst klein gehalten werden. Außerdem wird bei der parallelen Übergabe der Bits des Multiplikanden vom Einlauf- in

das Auslaufregister ein Übergabetakt benutzt, der zeitlich genau zwischen zwei Impulse des Schiebetaktes fällt. Die für das niederwertigste Bit des Multiplikanden zur Verfügung stehende Zeit wird für die nachfolgende Weiterverarbeitung (Addition der Teilprodukte) verkürzt, so daß es bei höheren Verarbeitungsgeschwindigkeiten u. U. zu Rechenfehlern kommen kann. Da mit dem gleichen Impuls auch das Rundungsbit in die Übertragsspeicher der Addierer eingelesen wird, steht auch für dieses nur eine verkürzte Verarbeitungszeit zur Verfügung. Die Rückkopplung der Vorzeichenstelle erfordert einen manchmal unerwünschten Eingriff in übliche Schieberegister-Bausteine.

Die nachgeschalteten Addierketten benötigen für die Addition der Teilprodukte endliche Laufzeiten, die die maximale Bitfolge, besonders bei vielen hinzugezogenen Teilprodukten ohne taktsynchrone Entkopplung mittels zwischengeschalteter Speicher-Flip-Flops, beschränken.
Der Erfindung liegt die Aufgabe zugrunde, unter Verwendung der speziellen Vorzeichen-Rückkopplung den Aufwand für digitale, seriell arbeitende Multiplizierwerke zu verringern und gleichzeitig höhere Verarbeitungsgeschwindigkeiten zu erreichen. Diese Aufgabe wird durch die im Anspruch 1 angegebenen Merkmale gelöst.

Eine weitere Lösung dieser Aufgabe ist dem Anspruch 4 zu entnehmen. In beiden Fällen ist durch die Verwendung der einfachen Umschalter ein zweites Schieberegister und eine spezielle Vorzeichen-Rückkopplung im verbleibenden Schieberegister nicht erforderlich, und es ist eine hohe Verarbeitungsgeschwindigkeit möglich.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ein bevorzugtes Anwendungsbeispiel für derartige Rechenwerke sind Digitalfilter, d. h. Einrichtungen, bei denen Abtastproben eines Signals in digitalisierter Form mit ebenfalls digitalisierten Multiplikatoren

Eintreffen des Vorzeichens dieses in das Vorzeichenregister VR abspeichert. Nach erfolgter Einspeicherung des Multiplikanden steht also in der Speicherzelle SR 0 das am wenigsten signifikante Bit a. In der Speicherzelle

S SR 7 und im Vorzeichenregister VR ist das Vorzeichen ν des Multiplikanden abgespeichert.

Das Schieberegister SR ist an denjenigen Speicherzellen SR3, SRi, mit Abgriffen ABZ, ABX versehen, wo der zugehörige Multiplikator eine binäre Eins

ίο aufweist Von besonderer Bedeutung dabei ist, daß der Verlauf der Wertigkeit der Multiplikandenstellen dem Verlauf der Wertigkeit der Multiplikatorstellen gegenläufig zu wählen ist. Zum Beispiel steht zu Beginn der Multiplikation in der Speicherzelle SRO das am wenigsten signifikante Bit a, ein dort gedachter Abgriff ABO entspräche einer Multiplikatorstelle der Wertigkeit 2°, also der am meisten signifikanten Stelle des Multiplikators. Am Abgriff AB 1 treten beim weiteren Durchschieben des Multiplikanden seriell alle Binärzeichen außer dem Bit a auf. Dies bedeutet eine Rechtsverschiebung um eine· Stelle und damit einer Multiplikation um den Faktor 2-¹, wenn sichergestellt ist, daß nach dem Eintreffen des Vorzeichenbits ν am Abgriff Aß 1 der Multiplikand auf seine ursprüngliche Stellenzahl aufgefüllt wird. Diese Aufgabe erfüllen Umschalter Sl und S3, die die Ausgänge A 1 und A 3 während des letzten (k = 1), bzw. während der letzten drei (k = 3) Rechentakte mit dem Vorzeichenregister VR verbinden. Da der Multiplikand einschließlich Vorzeichen acht Stellen aufweist, verbindet der Schalter S1 während der ersten

/V-*=8-l=7 Rechentakte

den Ausgang A 1 mit dem Abgriff ABX und während des k = 1 letzten Rechentaktes mit dem Vorzeichenregister VR, der Umschalter S3 verbindet den Ausgang A 3 während der ersten

N- k*= 8 - 3 = 5 Rechentakte

mit dem Abgriff AS3, während der Jt = 3 letzten Rechentakte mit dem Vorzeichenregister VR. Am Ausgang A X tritt somit das Produkt Multiplikand mal 2-'-, am Ausgang .4 3 das Produkt mal 2~³ auf.

1st der am Eingang EK eintreffende Multiplikand mit mehreren Multiplikatoren zu multiplizieren und kommen binäre Einsen auf mehreren Multiplikatorstellen gleicher Wertigkeit vor, so ist für jede dieser gemeinsamen Multiplikatorstellen nur ein Abgriff und i Uhl h d

lel^b'egirinend von der SpeicherzelleSR Obiszur ersten mit'einem Abgriff ^versehenen"' Speicherzelle, im gewählten' Beispiel also die gestriche}t~"<|argestellte Speicherwelle ,SRO, weggelassen werden, weil sie" für <3as Funktionieren der Multiplikation ohne'Bedeutung sind. " " ^% ' '

Tn F 5 g. 3 und in den ersten drei Zeilen von Fi g. 4 soll das Einspeichern des Multiplikanden in das Schieberegister SR und in das Vorzeichenregister VR'gezeigt werdeti. Der Obersichtfichkeif wegen wurden jeweils nur in der ersten Zeile der Figuren die Bezugszeichen eingetragen. ArfdemTiingang EK treffenTiächeinander

-_.-. ^₇- _r-- «,-.„ -- » _ -ρ- _;,- ^₃- —,-„--- die Binärstellen eines achtstelligen Multiplikanden

Öemm*e~{V7Xberatgerte1lt,"dera (einseht Vorzeichen) ein, die mit al, „., gt, vl

multipliziert werden müssen, um eine gewünschte Filtercharakteristik zu erzielen. Mit besonderem Vorteil sind derartige Digitalfilter bei Radargeräten, insbesondere Pulsradargeräten, anwendbar, wo sie z. B. als Dopplerfilter, Integrationstiefpässe oder Filter mit veränderbarer Durchlaßcharakteristik zur Ausblendung von Störungen geeignet sind.

Ausführungsbeispiele der Erfindung werden nachstehend anhand von Zeichnungen näher erläutert. Es zeigt

F i g. 1 das Zeitschema des Eintreffens der Multiplikandenstellen,

Fig.2 ein Multiplikationsrechenwerk mit am Eingang angeordneten Schieberegister und Mehrfachausnutzung eines Abgriffes und eines Umschalters,

F i g. 3,4,5 das Zustandsschema des Schieberegisters, der Umschalter und des Vorzeichenregisters,

F i g. 6 ein Steuerimpulsschema für ein Multiplikationsrechenwerk mit am Eingang angebrachten Schieberegister,

Fig.7 ein Multiplikationsrechenwerk mit am Eingang angeordneten Schieberegister und nachgeschalteten Addierern zur Realisierung von Produkten mit mehr als einer Binäreins im Multiplikator,

Fig.8 ein Multiplikationsrechenwerk mit am Eingang angeordneten Schieberegister und einer Einrichtung zur Verringerung von Rundungsfehlern,

Fig.9 ein Multiplikationsrechenwerk mit am Ausgang angebrachten Schieberegister; mit Einrichtungen zur Verringerung von Rundungsfehlern,

Fig. 10, 11, 12 das Zustandsschema der Umschalter, des Vorzeichenregisters und des Schieberegisters während zweier Multiplikationszyklen,

Fig. 13 das Steuerimpulsschema für ein Multiplikationsrechenwerk mit am Ausgang angebrachten Schieberegister,

Fig. 14 ein Multiplikationsrechenwerk mit am Ausgang angebrachten Schieberegister mit Mehrfachausnutzung von Umschaltern und Verwendung von Zwischenergebnissen bei mehreren Multiplikatoren,

Fig. 15 einen universell einsetzbaren Baustein zum Aufbau eines Multiplikationsrechenwerkes.

F i g. 1 zeigt das Zeitschema der auftretenden Bitfolge des Multiplikanden bei serieller Multiplikation, im dargestellten Beispiel soll der Multiplikand aus sieben Bits bestehen, die hier mit a, b, c, d, e, f, ^bezeichnet sind. Zeitlich trifft das Bit a zuerst ein, dieses Bit entspricht dem am wenigsten signifikanten Bit des Multiplikanden, dann folgen, die restlichen Bjts bis zum am meisten signifikanten fBit '?£ Anschließend ,trifft ,'noch das yoraaäieäritlv'-em; Tvobef-^efbrnlfe"TJuIl einem DosiöveiCläne"binäre Ens«nem!negaGvenMäfipHkin-

zeigt em ijlultiplikaöonsrechenwerk: nut am Eingang ^georäMen* ^ueb°ere^ster^ SR. ^Dieses ShibMkf^^i^k sollJäs^rodukt Multipifkand maiazwiifach benötigt werden.\Xbgnff ABl\nä Umschalter Si anä nur einmatvorhänaen^ dem Umschalter,S¹H,sind nun Tür die beiden Multiplikatoren,'die Ausgänge'"Al und Al' CTgeOTdneL^elbstverstlnfflichkönnill^Sihl

ÄR6, ---, SRO. DieSpeicjxera^elfe^7WmItler Eragangsklemme' EK ^eY'MulfipSkationsreiihenwerfes 'verbündet ^enfalls ;Sit^L^pl£gangskiarmg "Έκ verbundeftiä^^draeic^e^gWteKT^Wes'lst

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ve und

beschriebenen Reihenfolge dJegmärzeicKefi 3'es Miaupiikandenem'iindAverden, gesteuert;von einem an der TX auftretenden 'vR^trateld^^n; das

Schieberegister ^R eingeschoben. A^Berdern wird von ^iner^^Tafeierzeuguhg em VoHächenfaSt^TT im der

bezeichnet sind.

In F i g. 3 und 4 wird in den einzelnen Zeilen gezeigt, wie der Multiplikand durch alle Speicherzellen geschoben wird. Gleichzeitig mit dem achten Schiebetakt wird ein Vorzeichentakt VT bereitgestellt, mit dem das Vorzeichen ν 1 in das Vorzeichenregister VR übernommen wird (F i g. 4, zweite Zeile). Wie in F i g. 4 in der dritten Zeile dargestellt ist, steht also nach dem achten Takt, dem letzten des Multiplikationszyklus, der Multiplikand einschl. des Vorzeichens im Schieberegi- !o ster SR, das Vorzeichen außerdem noch im Vorzeichenregister VR.

In Fig.4, Zeile 4 bis 6 und in Fig.5 wird die Ausspeicherung des Produktes Multiplikand mal 2~² und die gleichzeitige Einspeicherung des nachfolgenden Multiplikanden in das Schieberegister SR gezeigt. Um die gewünschte Multiplikation mit dem Faktor 2~² zu erreichen, ist die Speicherzelle SR 2 mit einem Abgriff Aß 2 versehen. Der Umschalter S2 verbindet während der ersten

/V-/c = 8 —2 = 6 Rechentakte

den Abgriff Aß 2 mit dem Ausgang A 2 (F i g. 4. Zeilen 4 bis 6 und Fig. 5. Zeilen 1 bis 3). Nach dem sechsten Rechentakt schaltet der Umschalter S 2 um und verbindet nun während der letzten k = 2 Rechentakte den Ausgang A 2 mit dem Vorzeichenregister VR. Während des Ausschiebens des Multiplikanden wird bereits der nächste Multiplikand in das Schieberegister

SR eingeschoben (angedeutet durch a 2, b 2, c2 g 2,

ν 2). Die letzte Zeile von F i g. 5 zeigt den Zustand nach dem letzten Takt des Multiplikationszyklus für den

ersten Multiplikanden al v\. Der Umschalter S2

verbindet nun wieder den Ausgang A 2 mit dem Abgriff Aß 2.

In F i g. 6 ist das Impulsschema des Multiplikaiionsrechenwerks mit eingangsseitigen Schieberegister dargestellt. Durch senkrechte strichpunktierte Linien ist Anfang und Ende des Multiplikationszyklus gekennzeichnet. In Zeile a ist der zeitliche Verlauf des Rechentaktes T dargestellt. Jeweils N äquidistante Impulse (N = Zahl der Binärzeichen des Multiplikanden einschl. Vorzeichen), im gewählten Beispiel acht Impulse, bilden den Multiplikationszyklus. Mit dem Rechentakt T wird das Weiterschieben der Binärzeichen des Multiplikanden durch das Schieberegister SR gesteuert

In Zeile b ist der Takt zum Einlesen des Vorzeichens in das Vorzeichenregister VR dargestellt Wie in Fig. 1 dargestellt trifft das Vorzeichen des Multiplikanden als letztes'Bmärzeichen des Multiplikanden ein. Demgemäß muß gleichzeitig mit dem letzten Rechentaktimpuls der Impuls des Vorzeichentaktes VTberehgestellt werden, der die Übernahme des Vorzeichens ins Vorzeichenregister VK steuert - ,- - -

In Zeile cwird der Steuerimpuls STzur Umschaltung des Umschalters ^ gezeigt Dieser Takt ist,vom.zu realisierenden Multiplikator abhängig. Es sei angenommen, der Umschalter S 2 soll den Multiplikator 2rAim gewählten Beispiel 2~³ realisieren. Dazu verbindet der Umschalter S2 den Ausgang A 2 während der_; ersten N—k, im gewählten Beispiel 8-2=6 Rechentaktimpulse mit dem Abgriff AB 2, wahrend der letzten k,im gewählten Beispiel 2, Rechentaktimpulse mit dem Vorzeichenregister VR. · -

In Fig.7 ist dargestellt wie die Multiplikation mit einem Multiplikator realisiert wird, der mehr als eine binäre Eins aufweist

Schieberegister SR, Vorzeichenregister VR und die Umschalter 51 und S3 entsprechen der in Fig.2 beschriebenen Multiplikationsschaltung. Die Speicherzelle SRO ist weggelassen, weil sie zur Multiplikation nicht benötigt wird. Darüber hinaus ist das Schieberegister SR an den Speicherzellen SR 5, SR 4 mit den Abgriffen AB5, ABA versehen, außerdem sind die beiden Umschalter SA, S5 vorgesehen, die die Ausgänge A A, A 5 mit den Abgriffen ABA, AB 5 oder mit dem Vorzeichenregister verbinden.

Am Ausgang Λ 1 liegt das Produkt 2-' · Multiplikand, am Ausgang A 3 liegt das Produkt 2~³ · Multiplikand,
am Ausgang A 4 liegt das Produkt 2-⁴ · Multiplikand,
am Ausgang A 5 liegt das Produkt 2 ~⁵ · Multiplikand

Soll beispielsweise der Multiplikator
0.101 = 2-¹ + 2-³

realisiert werden, so werden die Ausgänge A 1 und A 3 durch den Addierer -4DD 1 verbunden, dessen Ausgang gleichzeitig den Ausgang A dieser Multiplikationsschaltung darstellt.

Um die Multiplikation mit dem Multiplikator

0.00111 = 2-³ + 2-⁴ + 2-⁵

zu realisieren, werden die Ergebnisse der Ausgänge A A und A 5 im Addierer ADD 2 addiert und diese Zwischensumme im Addierer ADD 3 zum Ergebnis des Ausgangs 3 addiert. Am Ausgang des Addierers ADD 3, der gleichzeitig den Ausgang A' der Multiplikationsschaltung darstellt, liegt dann das gewünschte Produkt vor. Der Ausgang A 3 kann also in vorteilhafter Weise zur Realisierung des Multiplikators 0,101 und des Multiplikators 0,0111 benutzt werden.
Um den Multiplikator

0.10111 = 2-1 + 2-³ + 2-⁴ + 2-⁵

zu realisieren, könnte man die Ausgänge A 4 und A 5 in einem Addierer zusammenfassen, zu dessen Ergebnis das Ergebnis des Ausgangs A 4 addieren und diese Zwischensumme nochmals zum Ergebnis des Ausgangs A 5 addieren. Dazu sind drei Addierglieder notwendig. Der Multiplikator 0,10111 stimmt aber mit dem Multiplikator 0,101 in seinen ersten vier Stellen, die zwei Binäreinsen aufweisen, und in den beiden letzten Stellen mit dem Multiplikator 0.00111 uberein Zweckmaßigerweise addiert man also das Ergebnis des Addierers 2, der die Ausgänge A S und A 4 verbindet,- zum Ergebnis des Addierers ADUl, der die Ausgänge -A1 und A3 verbindet, und spart somit "zweT Addieren Die Ergebnisse der Addierer ADDl und ADD 2 werden also mehrfach in anderen Addierzweigen benutzt. ■ Für die Multiplikation einer jn-stelligen Zahl mit einer n-stelligen Zahl gilt allgemein, daß das Produkt m+n Stellen aufweist Bei mehreren hintereinander durchzuführenden Multiplikationen steigt die erforderliche Stellenzahl sehr rasch an. Man ist gezwungen, die Stellenzahl des Produkts zu begrenzen. Bei einer Multiplikation mit einem Multiplikator, dessen Betrag < 1 ist-geschieht dies im allgemeinen dadurch, daß alle Stellen ab einer bestimmteir, Wertigkeit weggelassen werden..Bei der Multiplikationsschaltung gemäß-der Erfindung ist. die Stellenzahl des- Produkts auf die Stellenzahl des Multiplikanden "beschränkt Um die durch dieses Abbrechen auftretenden Fehler klein zu halten, werden Rundungen vorgenommen, wobei dk

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jeweils gerade nicht mehr berücksichtigte Stelle nach einem Abgriff, falls sie mit einer binären Eins belegt ist, zur Aufrundung herangezogen wird. Dazu werden die Übertragsspeicher der Addierer mit benutzt. In Fig.8 ist das in Fig. 2 beschriebene Multiplizierrechenwerk dargestellt, außerdem ist der Übertragsspeicher des Addierers ADDX, der hier mit US 1 bezeichnet ist, eingezeichnet. Die höchste im Addierer ADD I addierte Binärstelle des Multiplikanden wird an der Speicherzelle SR 3 abgegriffen. Zur Rundung ist also das in der Speicherzelle SR 2 gespeicherte Bit heranzuziehen. Zu beachten ist weiterhin, ob im Vonieichenregister VR eine binäre Null (Vorzeichen +) oder eine binäre Eins (Vorzeichen —) abgespeichert ist. Bei negativen Multiplikanden müssen die Übertragsspeicher US 1 zu Beginn des Auslesevorgangs mit einer binären Null besetzt sein. Aus diesem Grunde wird der Ausgang des Vorzeichenregisters VR mit einem Negierer NEG verbunden,dessen Ausgang einem logischen UND-Gatter G zugeführt wird. Ein zweiter Eingang dieses UND-Gatters G ist mit dem Abgriff AB2 verbunden, einem dritten Eingang der UND-Schaltung wird über die Rundungstaktklemme RTK der Rundungstakt RT zugeführt. Bei Eintreffen dieses Rundungstakts RTund bei positivem Vorzeichen wird in den Übertragsspeicher das in der Speicherzelle SR 2 abgespeicherte Binärzeichen eingeschrieben. Der Übertragsspeicher USi wird, wie die Speicherzellen des Schieberegisters SR, durch den Rechentakt Tgesteuert.

In Fig. 6. Zeile d ist der zeitliche Verlauf des Rundungsimpulses RT aufgetragen. Zeitsynchron mit dem letzten Rechentakt des Muitiplikationszyklus steuert der Rundungsimpuls RT die Übernahme des Rundungsbits in die Übertragsspeicher. Dieser Rundungsimpuls RT\si unabhängig vom Multiplikator und kann zur Ansteuerung aller Übertrag;;speicher verwendet werden.

In Fig.9 ist eine Rechenschaltung zur seriellen Multiplikation eines binären Multiplikanden mit einem ebenfalls binären Multiplikator dargestellt, wobei das Schieberegister SR am Ausgang A der Rechenschaltung angeordnet ist. Dieses Schieberegister besteht aus N — m Speicherzellen. Dabei wird angenommen, daß im Multiplikator die erste binäre Eins an der m-\en Stelle hinter dem Binärkomma auftritt, N ist wiederum die Stellenzahl des Multiplikanden einschl. Vorzeichen, im dargestellten Beispiel soll der Multiplikator 0.101 realisiert werden, es sind also

' N—m=8 — 1 —7 Speicherzellen

erforderlich, die mit 5R1, SÄ 2,..., SÄ 7 bezeichnet sind. Die einzelnen Binärstellen des Multiplikanden treffen an Eingangsklemme EKües ,Multiplikationswerks in der in Fig. 1 beschriebenen Weise ein. Das Schieberegister SÄ ist an denjenigen Speicherstellen mit parallelen Eingängen El versehen und evtl. unterbrochen £3, wo der-zugehörige Multiplikator eine binäre Ens-aufweist Von besonderen Bedeutung ist hierbei, daß der Verlauf von den höherwertigen zu den niederwertigen Stellen des Multiplikators-dem Verlauf der Wertigkeit der Stellen des Multiplikanden gleichläufig zu wählen ist Jedem der parallelen Eingänge El, E3 ist ein eigener Umschalter .51, S3 zugeordnet Der Schalter 51 verbindet während des ersten (k = IJ Rechentaktes des Λ/-taktigen Multiplikationszyklus den Eingang El mit dem Vorzeichenregister VR, während der letzten

N-k=8—1 =7 Rechentakte

mit dem Eingang EK. Der Umschalter 53 verbindet den Eingang E3 während der k = 3 ersten Rechentakte mit dem Vorzeichenregister VR, während der

N-k=*8-3 = 5letzten Rechentakte

mit dem Eingang EK. Die Speicherzelle SR 1, die der höchstwertigsten binären Eins des Multiplikators zugeordnet ist, ist mit dem Eingang Ei direkt verbunden. Allen anderen Speicherzellen, im Beispiel

ίο SR3, denen eine binäre Eins des Multiplikators zugeordnet sind, ist ein Addierer, im Beispiel A DD 3, vorgeschaltet, der das Teilprodukt aus der davorliegenden Speicherzelle SR 2 und das Teilprodukt aus dem Eingang £3 addiert. Das Weiterschieben der Binärzeichen durch das Schieberegister SR wird durch den Rechentaki T gesteuert. Zur Verringerung von Abbruchsfehlern wird der Übertragsspeicher US3 des Addierers ADD3 verwendet. In diesen Übertragsspeicher US3 wird statt des Übertrags aus den Addierern mit dem zweiten Rechentakt das gerade an der Eingangsklemme EK eintreffende Binärzeichen (Rundungsbit) abgespeichert. Die Einspeicherung des Rundungsbits soll bei negativen Multiplikanden unterbleiben, deshalb wird der Ausgang des Vorzeichenregisters

VR mit einem Negator NEG verbunden, dessen Ausgang dem UND-Gatter G zugeführt wird. Der zweite Eingang des UND-Gatters G ist mit der Eingangsklemme EK verbunden. Einem dritten Eingang des UND-Gatters G wird der Rundungstakt RT

zugeführt. In Fig. 13. Zeile d, ist der zeitliche Verlauf dieses Rundungstaktes aufgetragen. Der Rundungstakt ist vom zu realisierenden Multiplikator abhängig und kann nur zur Steuerung des diesem Multiplikator zugeordneten Übertragsspeichers verwendet werden.

In F i g. 10 und in den ersten drei Zeilen von F i g. 11 soll das Einspeichern der Multiplikanden in das Schieberegister SR und das Vorzeichenregister VT? gezeigt werden. Als Beispiel wurde die Realisierung einer Multiplikation mit dem Multiplikator 2~² gewählt.

Es wird angenommen, daß der Eingangsklemme EK nacheinander die Binärstellen eines ersten achtstelligen (einschl. Vorzeichen) Multiplikanden eintreffen, die mit ai.b 1,..., g 1, ν 1 bezeichnet sind. Das Schieberegister SR besteht aus N-m, im gewählten Beispiel aus

8-2 = 6 Speicherzellen, die mit SR 2, SR3 SR 7

bezeichnet sind. Während der ersten beiden Rechentakte verbindet der Umschalter 52 den Eingang E2 mit dem Vorzeichenregisier VR. Die mit diesen beiden Rechentakten einlaufenden Binärzeichen a 1, b 1 wer den unterdrückt und der Inhalt des Vorzeichenregisters VR in die Speicherzellen SR2 und SR3 eingeschoben. Nach dem zweiten Rechentakt schaltet der Umschalter SI um und verbindet nun den Eingang E2 mit der Eingangsklemme EK Nacheinander werden nun die Binärzeichen c 1, dl, „, vt in das Schieberegister SR eingeschoben (Fig. 10, Zeilen 4 bis 6, Fi g. 11, Zeilen 1 bis 3).- Danach wird der Umschalter 52 umgelegt und verbindet wiederum während der ersten beiden Rechentakte des Multiplikationszyklus den Eingang E 2

mit· dem Vorzeichenregister. Der erste Multiplikand wird somit mit Vorzeichen auf seine volle Stellenzahl aufgefüllt Gleichzeitig werden die «rsten beiden Bmärzeichen des folgenden Multiplikanden a 2, b 2 unterdrückt(Fi g. 11, Zeile 4 und 5).

Fig. 12 zeigt das weitere Ausschieben des ersten Multiplikanden und das Einspeichern des zweiiea "

Fi g. 13 zeigt das Impulsschema zur Realisierung des Produkts Multiplikand mal 2-K Beginn TindEnde des

Multiplikationszyklus ist wiederum durch strichpunktierte senkrechte Linien dargestellt. In Zeile a ist der zeitliche Verlauf des Rechentaktes T aufgetragen. Dieser besteht aus N = 8 äquidistanten Impulsen. Der Rechentakt Tsteuert das Durchschieben der Binärstellen des Multiplikanden durch das Schieberegister SR. Gleichzeitig mit dem Eintreffen des letzten Impulses des Rechentaktes muß der Vorzeichentakt VTbereitgestellt bereitgestellt werden, der die Übernahme des Vorzeichens des Mu'tiplikanden in das Vorzeichenregister VR steuert. In Zeile b von Fig. 13 ist dieser Vorzeichentakt aufgetragen. Rechentakt und Vorzeichentakt können zur Steuerung aller Speicherzellen und Vorzeichenregister verwendet werden, weil sie vom zu realisierenden Multiplikator unabhängig sind. In Fig. 13, Zeile c, sind die Impulse zur Steuerung des Schalters 52 dargestellt. Während der k = 2 ersten Takte verbindet der Umschalter S2 den Eingang £2 mit dem Vorzeichenregister VR, während der letzten N — k Rechentakte, im gewählten Beispiel 8 — 2 = 6 Rechentakte, verbindet der Umschalter 52 den Eingang £2 mit der Eingangsklemme EK. Allgemein kann gesagt werden, daß der Ar-te Umschalter, der der Binärstelle des Multiplikators mit der Wertigkeit 2~* zugeordnet ist, den /t-ten Eingang während der k ersten Rechentakte mit dem Vorzeichenregister und während der N — k letzten Rechentakte des /V-takligen Multiplikationszyklus mit der Eingangsklemme EK verbindet. In Zeile d von Fig. 13 ist der Rundungsimpuls RT zeitlich aufgetragen. Dieser Rundungsimpuls ÄTsteuert die Übernahme des Rundungsbits in den Übertragsspeicher US\ aus Fig. 9. Als Rundungsbit wird immer das letzte unterdrückte Bit des Multiplikanden benutzt, der Rundungsimpuls fällt deshalb im gewählten Beispiel zeitlich mit dem zweiten Rechentakt zusammen.

in F i g. 14 soll die Mehrfachausnutzung von Speicherzellen. Addierern und parallelen Eingängen gezeigt werden. Der Übersichtlichkeit wegen sind die Taktzuführungen der Speicherzellen weggelassen, ebenfalls weggelassen sind die zu den Addierern gehörenden Übertragsspeiehcr zur Aufnahme des Übertrags oder des Rundungsbits. In der ersten Multiplikationskette, die

aus den Speicherzellen SR 1, SR 2 SR 7, den

Addierern ADDZ und den Umschaltern 51 und 53 und den Eingängen El, £3 besteht, soll die Multiplikation mit dem Multiplikator 0,101 realisiert werden. Die Wirkungsweise der Umschalter der Speicherzellen und des Addierers, sind bereits in Fig.9 beschrieben, das Ergebnis liegt am Ausgang A vor. In der zweiten Multiplikationskette soll die Multiplikation mit dem Multiplikator 0,10111 realisiert werden. Dazu sind noch die Umschalter S4, SS und die Eingänge EA, ES vorgesehen. Man sieht, daß der erste und der zweite Multiplikator bis einschl. der vierten Binärstelle übereinstimmen, beim zweiten Multiplikator kommen noch binäre Einsen auf den Stellen mit der Wertigkeit 2~* und 2~⁵ dazu. Vorteilhaft kann das Zwischenergebnis der ersten Multipukationskette, das am Ausgang der Speicherzelle SÄ 3 vorliegt, in der zweiten Multiplizierkette verwendet werden. Die zweite Multiplizierkette te besteht deshalb nur noch aus den Speicherzellen SR 4', SRS', SR6', SRT und den Addierern ADDA' und ADD5'. Der Addierer ADDA' verbindet die Speicherzelle SK 3 und den Eingang EA, das Ergebnis wird der Speicherzelle SR 4' zugeführt Der Addierer ADD5' addiert den Inhalt der Speicherzelle SR 4' zu der am Eingang ES auftretenden Binärzeichen. Das Ergebnis wird in die Speicherzelle SR 5' eingeschoben und dann mit jedem Rechentakt Tuber die Zellen SR 6' und SR T zum Ausgang A' weitergeschoben. In der letzten Multiplizierkette soll die Multiplikation mit dem Multiplikator 0,0011 verwirklicht werden. Während bei den ersten beiden Multiplikatoren die erste binäre Eins auf der Stelle mit der Wertigkeit 2-' auftritt, kommt die erste binäre Eins beim dritten Multiplikator erst auf der Stelle 2"³ vor, deshalb ist eine Mehrfachausnutzung von Speicherzellen und Addierern nicht möglich. Lediglich die den Binärstellen des Multiplikators mit den Wertigkeiten 2-³ und 2~⁴ zugeordneten Umschalter S3 und 54, die schon zur Realisierung der beiden ersten Multiplikatoren benötigt wurden, können zur Verwirklichung des dritten Multiplikators herangezogen werden. Die Eingänge £3 und £4 werden also mehrfach benutzt. Der Eingang £3 wird direkt zum Eingang der Speicherzelle SR 3" geführt, dessen Ausgang wird im Addierer ADD4" mit dem Eingang £4 verknüpft und das Ergebnis durch die Speicherzellen SRA", SRS", SR 6" und SÄ 7" zum Ausgang A "durchgeschoben.

In Fig. 15 ist ein Baustein dargestellt, mit dem das Rechenwerk in einfacher Weise aufzubauen ist. In Fig.9 ist durch senkrechte strichlierte Linien eingezeichnet, welche Bauteile auf diesem Baustein zusammengefaßt werden sollen. Es sind dies ein Umschalter, ein Addierer, ein dazugehöriger Übertragsspeicher, eine Speicherzelle und eine Logik, die verhindert, daß bei negativen Multiplikanden das Rundungsbit in den Übertragsspeicher eingeschoben wird. Zunächst sollen die externen Anschlüsse des Bausteins erläutert werden. Anschluß 1 entspricht der Eingangsklemme EK des Multiplikationsrechenwerks. An den Anschluß 2 wird der Ausgang des Vorzeichenregisters angelegt, beim A.nschluß 3 trifft der Steuertakt 57" ein. Anschluß 4 ist mit dem Ausgang 8 des vorhergehenden Bausteins zu verbinden. An den Anschluß 5 ist der Rundungsimpuls ÄTund an den Anschluß 6 der Rechentakt Ä zu legen. An den Anschluß 7 wird Masse gelegt. Anschluß 8 ist der Ausgang des Speichergliedes, das mit dem Rechentakt synchronisiert ist. Gleiche Werte liegen auch am Ausgang 9 vor, dort allerdings nicht taktsynchron. Der Anschluß 10 wird ebenfalls mit dem Vorzeichenregister VR verbunden und führt zur Logik zur Unterdrückung der Einspeicherung des Rundungsbits bei negativen Multiplikanden. Die Anschlüsse 13 und 14 dienen der Zuführung der Versorgungsspannungen. Alle logischen Funktionen sollen hier mit NAN D-Gattern und Negiergliedern realisiert werden. Der Umschalter S ist aus drei NAND-Gattern Gl₁ G 2, G 3 und einem Negierglied Nl aufgebaut Am Ausgang des Gatters G3 liegt das Ergebnis folgender Schaltfunktionen vor: (Anschluß 1 UND! [Anschluß 3]) ODER (Anschluß 2 UND Anschluß 3), d. h., bei Anliegen einer logischen Eins am Anschiuß 3 wird der Anschluß 2, bei Anliegen einer logischen Null am Anschluß 3 der Anschluß 1 zum Ausgang des Gatters G 3 durchgeschaltet Der Addierer A DD addiert das Ergebnis, das am Ausgang des Gatters G 3 vorliegt, mit dem Ergebnis, das am Anschluß 4 anliegt Das Ergebnis SU dieses Addierers ADD wird direkt auf den /-Eingang eines /K-Flip-Flops geschaltet, auf den AI-Eingang des //C-Ffip-Flops wird das durch den Negierer N 2 negierte Ergebnis SU des Addierers ADD geschaltet Das /K-Flip-Flop hat bei dieser Beschallung der Eingänge folgende Funktion: Mit jedem Taktimpuls, der hier am Anschluß 6 eintrifft, wird der jeweilige Binärwert, der am Ende eines Taktimpulses am Eingang / anliegt, in das /K-Flip-Flop eingespeichert and liegt am Ausgang Q vor. Das

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Ergebnis des Addiere» λ wird außerdem noch zum Anschluß 9 geführt und kann dort für Zwecke verwendet werden, wo es nicht auf Werte zu genau definierten Zeitpunkten ankommt (asynchroner Ausgang). Der Anschluß 10, der mit dem Vorzeichen des Multiplikanden belegt wird, wird dem Negierglied N5 zugeführt Dessen Ausgang wird dem NAND-Gatter G 7 mit folgendem Negierglied N 4 zugeleitet Der zweite Anschluß des Gatters G 7 ist mit Anschluß 1 verbunden. Am Ausgang des Negierers N7 liegt also eine logische Null vor, wenn am Anschluß 10 eine logische Eins (negativer Multiplikand) auftritt, bei logischer Null am Anschluß 10 (positiver Multiplikand) Findet sich der Zustand am Anschluß 1 wieder. Weiterhin ist ein Gatterumschalter, bestehend aus den NAND-Gattern G4G5, G6 und dem Negiergüed N3 vorgesehen. Bei Anliegen einer logischen Eins am Anschluß 5 wird das Ergebnis des Negiergliedes N 4 zum Ausgang des Gatters G 6 durchgeschaltet, bei Anliegen einer logischen Null am Anschluß 5 wird der Übertragsausgang Ödes Addierers ADD zum Ausgang des Gatters G 6 durchgeschaltet. Dieser Ausgang des Gatters G 6 wird auf den /-Eingang des JK- Flip- Flops US geschaltet, das somit den Übertragsspeicher des Addierers ADD darstellt Das durch den Negierer N 5 negierte Ergebnis des Gatters G 6 wird auf den ^-Eingang des Flip-Flops US geschaltet. Der Ausgang Q des Flip-Flops LiS ist mit dem dritten Eingang des Addierers A DD verbunden.

Um Richtlinien zur Bestimmung einer minimalen Anzahl notwendiger Speicherzellen des Schieberegisters und Addierer anzugeben, kann vorteilhaft in folgender Weise vorgegangen werden:

Die Absolutwerte des Multiplikatoren werden von der dezimalen Form in die binärcodierte Dualform umgewandelt, wobei nur so viel Stellen der Dualform einbezogen werden, daß der angenäherte Multiplikator in Dezimalform (Jjurn nicht mehr als eine vorgegebene Schranke s vom Ausgangswert (χ) abweicht Die Umwandlung ist einmal ohne, einmal mit abschließender Aufrundung des binärcodierten Wertes durchzuführen. Anschließend wird untersucht welcher der beiden Werte innerhalb der vorgegebenen Schranke dem Ausgangswert am nächsten liegt Sind auf diese Weise sämtliche Multiplikatoren bestimmt ist bei Verwendung für ein Digitalfilter dessen zugehörige Pol-Nullstellen-Konfiguration in der komplexen z-Ebene zu ermitteln

und daraus die resultierende Übertragungsfunktion zu bestimmen. Ersteres ist bei Teilsystemen maximal zweiter Ordnung (Parallel- oder Kaskadenform des digitalen Filters) besonders einfach, letzteres kann entweder grafisch oder, da es sich dabei um ein

geometrisches Problem handelt, mit Hilfe eines einfachen Rechenprogramms durchgeführt werden. Damit kann dann abgeschätzt werden, ob bei der vorgegebenen Schranke die Genauigkeit der approxomierten Übertragungsfunktion ausreicht. Wenn nicht,

ist die vorgegebene Schranke zu verringern und das Verfahren erneut durchzuführen. Mit den so festgelegten Faktoren im Binärcode ergibt sich die Anzahl der notwendigen Addierer aus der Anzahl der logischen Einsen minus 1, die Anzahl der Speicherzellen aus der Zahl der Multiplikandenstellen einschließlich Vorzeichen minus m, wenn die erste Binäreins an der m-ter Stelle hinter dem Binärkomma des Multiplikator« auftritt.

Hierzu 11 Blatt Zeichnungen

Claims (9)

1. «Γ

   Patentansprüche:

   ί. Rechenwerk zur vorzeicherigerechtenseriellen Multiplikation eines binären, in seiner Wertigkeit kleiner als Eins bleibenden Multiplikanden mit einem ebenfalls binären Multiplikator mit einem Vorzeichenregister für das Vorzeichen des Multiplikanden und unter Verwendung eines Schieberegisters für die Aufnahme des Multiplikanden, das nur ic an denjenigen Speicherstellen über Abgriffe abgetastet und der Schieberegisterinhalt als Teilprodukt jeweils seriell ausgelesen wird, &n denenJ; der zugehörige Multiplikator (Faktor) mit den SteSlenwertigkeiten 2°, 2-', ... 2~^k eine logische Eins aufweist, wobei der Verlauf von den. höherwertigen zu den niederwertigen Stellen des Multiplikators dem Verlauf der Wertigkeit der Speicherstellen des Multiplikanden gegenläufig gewählt ist, wobei die Ausspeicherung aus dem Schieberegister bezüglich des jeweiligen Multiplikandenregisterabgriffs in der Reihenfolge vom niedrigstwertigen Bit zum höchstwertigen Bit erfolgt und eine der Anzahl der Multiplikandenbits entsprechende Bitzahl ausgelesen, die höherwertigen, aufgrund der Abgriffe keine Multiplikandenbits mehr enthaltenden Stellen mit dem Vorzeichenbit aufgefüllt, negative Zahlen im Zweierkomplement dargestellt und das zuerst ausgelesene Bit hinsichtlich des Ergebnisses jeweils als niedrigswertiges Bit gewertet wird und wobei die ausgelesenen Teilergebnisse in Addierern zusammengefaßt werden, dadurch gekennzeichnet, daß in das mit den Abgriffen (ABX, AB3) versehene Schieberegister (SR) der Multiplikand seriell eingeschoben wird und jedem dieser Abgriffe (AB\, A B 3) ein eigener Umschalter (Sl, 53) und ein eigener Ausgang (A 1, A 3) zugeordnet ist und daß bei einer Stellenzahl von N des Multiplikanden einschließlich Vorzeichen jeder it-te Umschalter (k - 0 bis N), der der Binärstelle des Multiplikators mit der Stellenwertigkeit 2-* zugeordnet ist, während der erste N- k Rechentakte des Multiplikationszyklus den fc-ten Ausgang mit dem Ar-ten Abgriff, und während der restlichen k Rechentakte des Multiplikationszyklus den Jt-ten Ausgang mit dem Ausgang des Vorzeichenregisters (VR) verbindet (F i g. 2).
2. 2. Rechenwerk nach Anspruch 1, dadurch gekennzeichnet, daß bei mehreren Multiplikatoren und beim Vorkommen binärerer Einsen auf mehreren Multiplikatorstellen gleicher Wertigkeit für jede dieser gemeinsamen Multiplikatorstellen nur ein Abgriff (AB X) und ein Umschalter (S X) vorgesehen ist, jedem Multiplikator mit gemeinsamen Multiplikatorstellen aber sin eigener Ausgang (A 1, Λ 1') zugeordnet ist (F i g. 2).
3. 3. Rechenwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zur Verringerung von Rundungsfehlern jedem Addierer ein Übertragsspeicher (US X) zugeordnet ist, in den bei einem positiven Multiplikanden mittels eines mit dem N-ten Rechentakt (77 eintreffenden Rundungstaktes (RT) der Inhalt derjenigen Speicherzelle (SR 2) des Multiplikanden eingelesen wird, die stellenmäßig um Eins niedriger liegt als die höchste im zugehörigen Addierer (ADD\) noch aufzunehmende Speicherzelle (SR 3) (F i g. 8).
4. 4. Rechenwerk zur vorzeichengerechten seriellen MultiDÜkation eines binären, in seiner Wertigkeit kleiner als Eins bleibenden Multiplikanden mit einem ebenfalls binären Multiplikator mit einem VorzeichenregisUJr für das Vorzeichen des Multiplikanden und unter Verwendung eines Schieberegisters für die Aufnahme des Multiplikanden, wobei bei der seriellen Einspeicherung zuerst die niederwertigste Stelle des Multiplikanden und nach der höchstwertigen Stelle das Vorzeichenbit eingegeben wird und die Ausspeicherung aus dem Schieberegister in der Reihenfolge vom niedrigstwertigen Bit zum höchstwertigen Bit erfolgt und das zuerst ausgelesene Bit hinsichtlich des Ergebnisses als niedrigstwertiges Bit geweitet wird und wobei durch Schieberegisterabgriffe gewonnene Teilprodukte in Addierern zusammengefaßt, die höherwertigen, aufgrund der Abgriffe keine Multiplikandenbits mehr enthaltenden Stellen mit dem Vorzeichenbit aufgefüllt, und negative Zahlen im Zweierkomplement dargestellt werden, dadurch gekennzeichnet, daß das Vorzeichenregister (VR) bei Rechenbeginn rückgestellt wird und nach der Eingabe des höchstwertigen Multiplikandenbits in das Schieberegister mit dem zugehörigen Vorzeichenbit gefüllt wird, daß das Schieberegister (SR) an denjenigen Speicherzellen (SRi, SR3) unter Zwischenschaltung eines Umschalters (Sl, S3) mit dem Multiplikandeneingang (EK) verbunden ist, an denen der Multiplikator eine binäre Eins aufweist, wobei der Verlauf von den höherwertigen (MSB) zu den niederwertigen Speicherstellen (LSB) des Multiplikators dem Verlauf der Wertigkeit der Stellen des Multiplikanden gleichläufig gewählt ist, daß bei einer Stellenzahl von N des Multiplikanden einschließlich Vorzeichen jeder k-te Umschalter (k - 0,1 ... N), der der Binärstelle des Multiplikators mit der Stellenwertigkeit 2~^k zugeordnet ist, den Multiplikandeneingang während der ersten k Rechentakte des /V-taktigen Multiplikationszyklus mit dem Vorzeichenregister (VR) und während der N- k restlichen Multiplikationstakte mit dem Multiplikandeneingang (EK) verbindet und daß nach jedem Umschalter (S3) — mit Ausnahme des ersten (S 1) — ein Addierglied (ADD 3) vorgesehen ist, das den Ausgang des vorangestellten Speichergliedes (SR 2) und den jeweiligen Multiplikandeneingang (E 3) addiert und das Ergebnis an das nachgestellte Speicherglied (SR 3) weitergibt (F i g. 9).
5. 5. Rechenwerk nach Anspruch 4, dadurch gekennzeichnet, daß bei mehreren Multiplikatoren und beim Vorkommen binärer Einsen auf mehreren Multiplikatorstellen gleicher Wertigkeit für jede dieser gemeinsamen MuHiplikatorstellen nur ein Umschalter (S3, S4) und ein gemeinsamer Eingang (E 3, £4) vorgesehen ist (F i g. 14).
6. 6. Rechenwerk nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß bei mehreren Multiplikatoren und beim Übereinstimmen von Multiplikatoren in aufeinanderfolgenden Binärstellen, beginnend von der höchstwertigen Binärstelle bis zu einer bestimmten Binärstelle, alle für die Produktbildung der übereinstimmenden Multiplikatorstellen notwendigen Speicherzellen (SR 1. SR 2, SR 3) und Addierer (ADD3) nur einmal vorhanden sind und daß der Ausgang des Speichergliedes (SR 3), das der niederwertigsten übereinstimmenden Binärstelle der Multiplikatoren zugeordnet ist, mehrfach für die restlichen Additions- und Speicherketten verwendet wird (F ig. 14).
7. 7. Rechenwerk nach einem der Ansprüche 4 bis 6,' dadurch gekennzeichnet, daß zur Verringerung von Rundungsfehlern jedem Addierer ein Übertragungsspeicher (US3) zugeordnet ist, daß in dem Ubertragungsspeicher bei positiven Multiplikanden mit dem r-ten Rechentakt das gerade einlaufende Binärzeichen (Rundungsbit) abgespeichert wird, wenn der dem Übertragungsglied (US 3) zugeordnete Addierer (ADD 3) das r-te Speicherglied '(RS 2) und den (r+1 )-ten Eingang (E 3) verbindet (F i g. 9).
8. 8. Rechenwerk nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Schieberegister (SR) N-m Speicherzellen aufweist, wobei im Multiplikator die erste binäre Eins an der m-ten Stelle hinter dem Binärkomma auftritt.
9. 9. Rechenwerk nach einem der vorhergehenden Ansprüche, gekennzeichnet durch d;·; Verwendung als Rechenwerk für ein Digitalfilter, insbesondere für Radargeräte.