DE2331973B2 - Modular aufgebaute datenverarbeitungsanlage mit einer anzahl von autonom arbeitenden prozessoren - Google Patents

Description

Die Erfindung bezieht sich auf eine modular aufgebaute Datenverarbeitungsanlage mit einer Anzahl von autonom arbeitendei Prozessoren, insbesondere zum Verarbeiten von Befehlen, zum Durchführen von Ein-/Ausgabeoperationen oder von Wartungs- und Bedienungsaufgaben, gemäß dem Oberbegriff des Hauptanspruchs.

Moderne Datenverarbeitungsanlagen, die auch künftigen Anforderungen an Leistungsfähigkeit, Diagnosesowie Wartungshilfen genüg n, besitzen eine Reihe von autonom arbeitenden Prozessoren, die über Busleitungen als Datenwege zum Speicher zugreifen. Der Zugriff zu dem Speicher ist nicht ohne weiteres beliebig möglich, deswegen ist es sinnvoll, den Speicherverkehr der einzelnen Prozessoren durch einen sogenannten Speicherkoordinator zu steuern. Dort werden die Anforderungen der einzelnen Prozessoren auf Zugriff zum Speicher nach Art, Umfang des Speicherverkehrs und nach ihrem zeitlichen Auftreten gewichtet und die Anforderungen mit den höchsten Prioritäten vorrangig behandelt.

Eine derartige Datenverarbeitungsanlage ist z. B. aus der US-Patentschrift 32 42 467 bekannt. Sie besitzt neben mehreren autonomen Prozessoren eine Mehrzahl von Speichereinheiten. Die Struktur dieser Datenverarbeitungsanlage ist derart ausgebildet, daß die Eingänge aller Speichereinheiten parallel an einer Eingabebusleitung liegen, an die die Ausgänge der Prozessoren parallel angeschlossen sind. Für den Datentransfer in umgekehrter Richtung ist eine Ausgabebusleitung vorgesehen, die die Ausgänge der Speichereinheiten mit den Eingängen aller Prozessoren verbindet. Über dieses System von Busleitungen können alle Prozessoren mit jeder Speichereinheit in beiden Transferrichtungen Daten austauschen. Sie belegen dazu zyklisch in einer festgelegten Reihenfolge die Busleitungcn und übergeben mit jeder Anforderung ihre Prozessoradresse, die Speicheradresse, den Transferbefehl und im Falle des Einspeicherns die Daten.

In diesem Fall besitzt jede Speichereinheit einen Speicherkoordinator, der auf die eigene Speicheradresse anspricht und abhängig vom Warte- oder Belegtzustand der Speichereinhcit die Anforderung durchschal-

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:et bzw. zurückweist Im Normatfall muß der anfordernde, jedoch nicht bediente Prozessor seine Anforderung im nächsten Zyklus wiederholen. Dann kann allerdings inzwischen ein anderer Prozessor die inzwischen Freigewordene Speichereinheit belegt haben. Damit dringende Anforderungen der Prozessoren auf diese Weise nicht durch normale Anforderungen verdrängt werden können, enthält der Speicherkoordinator außerdem eine Prioritätssteuerung, die ausgelöst durch eine dringende Anforderung eines Prozessors an eine belegte Speichereinheit, die Zwischenspeicherung aller Daten dieser Anforderung in einer den Speichereinheiten gemeinsam zugeordneten Zwischenspeichereinheit bewirkt. Sobald die Speichereinheit frei wird, wird dann zunächst diese Anforderung vor allen anderen zwischenzeitlich auftretenden Anforderungen bedient.

Nun liegt es aber im Wesen einer datenverarbeitenden Anlage, daß nicht nur jeder einzelne 1 rozessor mit dem Speicher, sondern auch mit anderen Prozessoren Daten austauscht.

Bei der bekannten Datenverarbeitungsanlage ist dies direkt nicht möglich, so daß solche Daten erst in einer der Speichereinheiten zwischengespeichert und von dort an den empfangenden Prozessor übergeben werden. Dabei ist es außerdem von Nachteil, daß die 2s Initiative zu einem Datentransfer immer von dem die Daten ausgebenden oder empfangenden Prozessor ausgeht. Es muß also außerdem eine Routine dafür vorgesehen werden, daß der diese Daten empfangende Prozessor von sich aus solche Daten in einer bezeichneten Speichereinheit abrufen kann.

Deshalb werden für den direkten Datenaustausch zwischen den autonomen Prozessoren einer datenverarbeitenden Anlage bisher auch eigene Verbindungsleitungen zwischen den einzelnen Prozessoren vorgesehen. Ein eigener Verbindungsaufbau zwischen den einzelnen Prozessoren zum Zweck des Datenaustausches bedingt jedoch einen hohen schaltungstechnischen Aufwand. Denn dabei ist noch zu berücksichtigen, daß die schnellen Prozessoren, um sie in ihrer Leistungsfähigkeit nicht zu beeinträchtigen, eine bestimmte Datentransferrate erfordern, die Datenwege also mit einer bestimmten Mindestbreite ausgelegt werden müssen. Schaltungstechnisch wesentlich weniger aufwendig ist die andere Lösung über das Zwischenspeichern der zu transferierenden Daten im Speicher. Nachteilig ist dabei neben den wiederholt erforderlichen Zugriffen zum Speicher der darüber hinaus auftretende hohe Zeitverlust und der Steueraufwand.

Der Erfindung liegt daher die Aufgabe zugrunde, eine modular aufgebaute Datenverarbeitungsanlage der eingangs genannten Art zu schaffen, die neben den normalen Zugriffen der einzelnen Prozessoren zum gemeinsamen Speicher einen unmittelbaren Datenaustausch zwischen je zwei der autonomen Prozessoren mit möglichst geringem schaltungstechnischen Aufwand erlaubt. Damit soll die Leistungsfähigkeit der gesamten Anlage gesteigert, d. h., die Prozessorleistung auch bei einem im Verhältnis langsamen Speicher voll ausgenützt werden.

Bei einer modular aufgebauten Datenverarbeitungsanlage der eingangs genannten Art besteht eine erste Lösung dieser Aufgabe erfindungsgemäß darin, daß die Datenverarbeitungsanlage die im Kennzeichen des Patentanspruchs 1 genannten Merkmale aufweist. Diese Lösung hat den Vorteil, daß ein Datenaustausch einzelnen Prozessoren in beiden Richtungen direkt — also ohne ein Zwischenspeicher von zwischen zwei Prozessoren zu übertragenden Daten im Speicher — möglich ist, d. h., daß die sonst für das Zwischenspeichern erforderliche Zeit eingespart werden kann und der Speicherverkehr außerdem durch derartige Datentransfers nicht belastet wird. Trotz des in beiden Richtungen möglichen direkten Datentransfers erfordert diese Lösung lediglich eine einzige kurze, interne Busleitung im Speicherkoordinator, da für die übrige Übertragungsstrecke die an sich vorhandenen, für den Speicherverkehr der Prozessoren vorgesehenen Busleitungen benutzt werden. Der schaltungstechnische Aufwand ist daher denkbar gering. Insgesamt läßt sich damit also ein Datenaustausch zwischen den einzelnen Prozessoren innerhalb des modular aufgebauten Datenverarbeitungssystems bei einer hohen internen Datenrate mit einem denkbar geringen schaltungstechnischen Aufwand realisieren.

Die erläuterte Lösung gestattet an der Schnittstelle des Speichers eine Überlappung zweier Speicherzyklen bezüglich von Ein- und Ausgabedaten, d. h., auch wenn noch Lesedaten auf der Busleitung für Datenausgabe erwartet werden, können bereits neue Schreibdaten auf der Busleitung für Dateneingabe bereitgestellt werden. Es ist jedoch denkbar, daß man auf eine derartige Betriebsart verzichtet, wenn eine Datenverarbeitungsanlage mit einer Vielzahl von autonom arbeitenden Prozessoren ausgestattet ist. Denn dann wird die Anzahl von Anforderungen auf Zugriff zum Speicher oder von Datentransfers der Prozessoren untereinander sehr hoch.

Auf diesen Fall bezieht sich im wesentlichen ein zweite Lösung der genannten Aufgabe mit einer modular aufgebauten Datenverarbeitungsanlage, .die gemäß dem Patentanspruch 2 ausgebildet ist. Hierbei soll der Speicherkoordinator als Sternpunkt der Datenwege tatsächlich nur für die reine Übertragungszeit der Daten belegt werden, um dort eine möglichst hohe Datenrate zu erzielen. Da dann statisch keine Informationen bereitzustellen sind, tritt eine zeitliche Überlappung von Ein- und Ausgabedaten auf der Speicherschnittstelle nicht mehr auf, so daß in diesem Fall eine gesteuerte Verteilung der Ausgabedaten zu den Prozessoren bzw. der Eingabedaten zum Speicher entfallen kann, wenn die jeweils empfangende Einheit der datenverarbeitenden Anlage mit Übergabesignalen dazu veranlaßt wird, die Dateninformation zu übernehmen.

Eine Weiterbildung dieser zweiten Lösung ist gekennzeichnet durch die Merkmale des Patentanspruchs 3. Neben der weiteren schaltungstechnischen Vereinfachung ergeben sich dabei auch verringerte Laufzeiten und von dieser Seite her damit eine weitere Leistungsverbesserung der datenverarbeitenden Anlage·

Die Erfindung wird im folgenden durch Ausführungs beispiele anhand der Zeichnung näher erläutert. Es zeigi

F i g. 1 als Blockschaltbild ein Beispiel einer in an siel bekannter Weise modular aufgebauten Datenverarbei uingsanlage mit drei autonom arbeitenden Prozessorer einem Arbeitsspeichersystem und einem Speicherkoor dinator,

Fig. 2 ein Prinzipschaltbild für einen erfindungsge maß ausgebildeten Speicherkoordinator, bei dem di Datenwege für die Dateneingabe- und -ausgabe durc eine interne Busleitung zu verbinden sind,

F i g. 3 eine etwas abgewandelte Ausführungsfon eines erfindungsgemäßen Speicherkoordinators, bi

dem die abgehenden Busleitungen für Datenausgabe an einen der Prozessoren bzw. für Dateneingabe in das Arbeitsspeichersystem nicht selektierbar sind, und

F i g. 4 ein Blockschaltbild für einen herkömmlichen Prozessor.

Das in Fig. 1 dargestellte Beispiel für eine Zentraleinheit einer modular aufgebauten Datenverarbeitungsanlage enthält mehrere selbständig arbeitende Prozessoren. Ein Zentralprozessor ZPübernimmt die eigentliche Programmausführung durch Abarbeiten der einzelnen Befehle in Anwenderprogrammen und im Betriebssystem. Ein Ein-/Ausgabeprozessor EAPwickelt sämtliche Ein-/Ausgabeoperationen ab. Weiterhin enthält die datenverarbeitende Anlage einen gleichberechtigten Wartungsprozessor WP, der an sich jedoch keine selbständige Verarbeitungseinheit wie die anderen beiden Prozessoren darstellt und von dem aus eine Anlagen- und Programmbedienung vorgenommen wird und darüber hinaus für Fehlerdiagnose und vorbeugende Wartung bestimmt ist.

Neben diesen drei Prozessoren enthält die Zentraleinheit ein Arbeitsspeichersystem ASP, das z. B. aus einer Mehrzahl von Speichermoduln aufgebaut sein kann und dann auch eine Speicheranschlußsteuerung besitzt. Für den Datenverkehr der Prozessoren mit dem Arbeitsspeichersystem ASP und der Prozessoren untereinander ist jeder der Prozessoren sowie das Arbeitsspeichersystem ASP über ein Paar von Busieitungen, z. B. DEZ und DAZ, mit einem Speicherkoordinator KOOR verbunden. Die Busleitungen sind in sich gleichartig aufgebaut, d. h., sie besitzen dieselbe Datenbreite und erlauben daher die gleiche Datenrate. Sie sind jeweils paarweise vorgesehen und werden immer nur in einer Transferrichtung benutzt. Für die folgende Beschreibung sei angenommen, daß ein Datenfluß von den Prozessoren in Richtung auf das Arbeitsspeichersystem ASP als Dateneingabe und analog die Gegenrichtung als Datenausgabe bezeichnet wird.

In einem Blockschaltbild ist in F i g. 2 ein Beispiel für den internen Aufbau des Speicherkoordinators KOOR dargestellt. Auch hier sind die Busleitungen als Datenwege vereinfacht in allen Fällen nur mit einer dick ausgezogenen Linie gezeichnet. Diese symbolisiert eine mehradrige Leitung entsprechend der gewählten Datenbreite.

Der Speicherkoordinator KOOR enthält eine erste logische Schalteinrichtung Si mit einer Anzahl von UND-Gliedern, die am Ausgang über ein logisches ODER verknüpft sind. An einen der beiden Signalein- jo gange jedes UND-Gliedes ist eine Busleitung DEZ, DEE bzw. DEW angeschlossen, die — wie aus den übereinstimmenden Bezugszeichen zu erkennen ist — als Datenweg eines der Prozessoren ZP, EA P bzw. WP für Dateneingabe vorgesehen ist Am zweiten Eingang jedes UND-Gliedes liegt eine der Steuerleitungen STI, die am anderen Ende an eine Wegesteuerung WST angeschlossen sind. An den Ausgang der ersten logischen Schalteinrichtung Sl ist schließlich die Busleitung DE für die Dateneingabe in das Arbeits- te speichersystem ASPgeführt. Hinzuzufügen ist noch, daß die logische Schalteinrichtung SI, ebenso wie die noch zu beschreibenden weiteren logischen Schalteinrichtungen S2 und S3, in diesem Beispiel vereinfacht dargestellt ist und sich in Wirklichkeit natürlich entsprechend der gewählten Datenbreite der Busleitungen mit entsprechenden Bausteinen vervielfacht

Analog zu der ersten logischen Schalteinrichtung Sl ist am Ausgang des Speicherkoordinators KOOR eine zweite logische Schalteinrichtung Sl mit einer Anzahl von UND-Gliedern vorgesehen. Am Ausgang jedes UND-Gliedes ist hier — wieder vereinfacht — jeweils eine Busleitung DAZ, DAE bzw. DA W angeschlossen. Wie sich aus Fig. 1 ergibt, sind diese Busleitungen jeweils einem der Prozessoren ZP, EAP bzw. WP zugeordnet und für die Datenausgabe vorgesehen, bei der Daten in den angeschlossenen Prozessor übertragen werden.

Einer der beiden Signaleingänge jedes UND-Gliedes der zweiten logischen Schalteinrichtung S 2 ist jeweils parallel mit dem Ausgang einer dritten logischen Schalteinrichtung S3 verbunden, während der andere über eine der zweiten Steuerleitungen S7"2 an die Wegesteuerung WSTangeschlossen ist.

Mit der dritten logischen Schalteinrichtung S3 ist wieder wie bei der ersten logischen Schalteinrichung S I eine UND-ODER-Verknüpfung realisiert. Ein Informationseingang ist mit der Busleitung DA für Datenausgabe aus dem Arbeitsspeichersystem ASP verbunden. Der andere Informationseingang ist über eine interne Busleitung, die sogenannte Punktbusleitung P, mit der Busleitung DE verbunden, die an den Ausgang der ersten Schalteinrichtung Sl angeschlossen ist. Die zweiten Eingänge der UND-Glieder der dritten logischen Schalteinrichtung S3 sind wiederum mit der Wegesteuerung WST über dritte Steuerleitungen ST3 verbunden.

Schließlich enthält der Speicherkoordinator K(X)R auch noch eine Anzahl von Eingangssignalleitungen SLE, über die die Wegesteuerung WST an die von den Prozessoren kommenden Busleitungen für Dateneingabe DEZ, DEEbzw. DEWangeschlossen ist.

Über diesen Speicherkoordinator KOOR ist ein Datenaustausch zwischen jedem der angeschlossenen Prozessoren ZP. EAP bzw. WP und dem Arbeitsspeichersystem ASP bzw. den Prozessoren untereinander möglich. Um die verschiedenen, möglicherweise gleichzeitig auftretenden Anforderungen für einen Datentransfer zu priorisieren, ist die Wegestcuerung WSTvorgesehen, die z. B. wie die einleitend erläuterte Warteschlangensteuerung ausgebildet sein kann. Sie empfängt über die Eingangssignalleitungen SLE die Art der Anforderungen und schaltet über die ersten Steuerleitungen STl diejenige Busleitung DEZ bzw. DEEoder DEWfür Dateneingabe auf den Ausgang der ersten logischen Schalteinrichtung S1 durch, die mit der Anforderung höchster Priorität belegt ist. Bei einem Speichereingabeverkehr ist die Busleitung DE für Dateneingabe belegt. Handelt es sich dagegen um einen Datenaustausch mit einem anderen Prozessor, dann wird die Punktbusleitung Pauf den Ausgang der dritter logischen Schalteinrichtung S3 durchgeschaltet. Dies veranlaßt die Wegesteuerung VVS7 über die dritter Steuerleitungen ST3. In der zweiten logischen Schalt einrichtung S 2 wird schließlich von der Wegesteuerunj WST über die zweiten Steuerleitungen S7"2 diejenige Busleitung DAZ, DAE bzw. DA W selektiert, über di< der Datentransfer erfolgen soll.

Über die Punktbusleitung P ist mit Hilfe de Wegesteuerung WST daher ein beliebiger Datenaus tausch zwischen den angeschlossenen Prozessoren ii beiden Richtungen möglich, obwohl die Daten über all Busleitungen tatsächlich nur in einer Richtung fließer Ein derartiger Aufbau des Speicherkoordinators KOOi gestattet ander Schnittstelle zu dem Arbeitsspeichersy stern eine Überlappung zweier Speicherzyklen bezug

lieh der Ein- und Ausgabedaten. Wie bereits einleitend erläutert, kann man jedoch auf eine derartige überlappende Betriebsweise verzichten.

In diesem Fall ist eine in Fig. 3 dargestellte, etwas abgewandelte Ausführung des Speicherkoordinators KOOR mit Vorteil zu verwenden. Der Speicherkoordinator KOOR besitzt nur noch eine einzige vierte logische Schalteinrichtung S4, die analog der ersten logischen Schalteinrichtung aufgebaut, in analoger Form an die Wegesteuerung WSTangeschlossen ist und der eingangsseitig wiederum eine Reihe von Busleitungen zugeführt sind. Dabei handelt es sich einmal um die an die Prozessoren angeschlossenen und für die Dateneingabe verwendeten Busleitungen DEZ. DEE. DEW. An ein weiteres UND-Glied ist dann noch die dem Arbeitsspeichersystem ASP zugeordnete Busleitung DA für Datenausgabe angeschlossen.

Zwischen dem Ausgang der vierten logischen Schalteinrichtung 54 und einer Reihe von weiteren abgehenden Busleitungen ist die Punktbus'eitung P angeordnet. Diese Busleitungen sind die den einzelnen Prozessoren zugeordneten Buslcitungen DAZ. DAE bzw. DA W für Datenausgabe und die dem Arbeitsspeichersystem ASP zugeordnete Busleitung DE für Dateneingabe.

In dieser Anordnung sind also jeweils diejenigen Busleitungen zu einer Gruppe zusammengefaßt, die, bezogen auf der, Speicherkoordinator KOOR. einen Datenfluß in ('en Speicherkoordinator KOOR oder aus ihm heraus gestatten.

Über die Wegesteuerung WST gestattet dieser Speicherkoordinator KOOR die Auswahl einer bestimmten Anforderung fü,· einen Datentransfer in bezug auf die Daten abgebende Einheit, gleichgültig, ob es sich dabei um einen Prozessor oder das Arbeitsspeichersystern handelt. Die Ausgangsicitungen aus dem Speicherkoordinator KOOR. d.h. die Busleiningen DAZ. DAE. DAWund DE. werden nicht selektiert. Statt dessen ist vorgesehen, die Dalen gleichzeitig an alle empfangenden Einheiten zu senden und den richtigen Empfänger mit Hilfe von Übergabesignalen zu veranlassen, die übertragenen Daten zu übernehmen. In der Schaltungsanordnung nach Fig. 3 ist dazu die Übergabesignalleitung SLA angedeutet, die die Wegesteuerung WSTmit der Punktbusleiiung Pverbindet.

Mit Hilfe solcher anhand Fig. 2 und 3 erläuterter Speicherkoordinatoren KOOR läßt sich bei einem minimalen sehahungstechnischen Aufwand und ohne Zeilverlust durch Zwischenspeicherung von Transferdaten im Arbeitsspeichersystem ASP ein direkter Datenaustausch zwischen einzelnen Prozessoren der datenverarbeitenden Anlage abwickeln. Ein solcher Datenaustausch ist z. B. notwendig, wenn der Zentralprozessor ZP dem Ein/Ausgabeprozessor EAP für die Bearbeitung eines Ein-/Ausgabebefehls die nötigen Bearbeitungsparameter überträgt. Geht man davon aus, daß an den Speicherkoordinator KOOR im allgemeinen Fall neben dem Ein-/Ausgabeprozessor EA P auch Ein-ZAusgabekanal-Steuerungen angeschlossen sind, dann ist zwischen dem Ein/Ausgabeprozessor EAPund einer derartigen Kanalsteuerung ebenfalls ein Datentransfer notwendig. Dabei wird der Kanalsteuerung die für die selbständige Ausführung des Datentransfers zwischen einer angeschlossenen peripheren Einheit und dem Arbeitsspeichersystem ASP nötige Information, z. B. die erste Datenadresse, die Anzahl der zu übertragenden Daten, der Operationscode usw. mitgeteilt. Weitere solche Datentransfers zwischen autonomen Prozessoren der datenverarbeitenden Anlage betreffen z. B.: Wartungsaufgaben, bei denen vom Wartungsprozessor IV/⁵ aus beliebige Register der einzelnen Prozessoren gelesen oder geladen werden; oder auch ein Registeraustausch zwischen zwei Prozessoren, wenn der eine Prüfroutinen für den anderen bearbeitet; oder die Bearbeitung von Unterbrechungsanforderungen durch den Zentralprozessor, bei der er die Zustandsinformation von dem die Unterbrechungsanforderung auslösenden Prozessor abholt.

Ein spezieller derartiger Datentransfer soll im folgenden anhand Fig.4 noch näher erläutert werden. Dort ist das an sich bekannte Blockschaltbild für den prinzipiellen Aufbau eines Prozessors dargestellt. Zwei parallel angeordnete Registerblöcke REG 1 bzw. REG 2 liegen eingangsseitig gemeinsam an einer logischen Schalteinrichtung, einem sogenannten Multiplexer DAMund ausgangsseitig an einer Verknüpfungseinheit VN. Dort werden — ganz allgemein ausgedrückt — in den Registerblöcken REG \ bzw. REG 2 zwischengespeicherte Informationen miteinander verknüpft, das Ergebnis wird über eine weitere logische Schalteinrichtung, den sogenannten Demultiplexer DED, an eine von zwei Buslcitungcn DE bzw. IR ausgegeben. Über die interne Busleitung IR ist das in der Verknüpfungseinheit VN errechnete Ergebnis in einen der beiden Registerblöcke REG 1 bzw. REG 2 zurückzuführen. Die andere Busleitung stellt die Busleitung DE für Dateneingabe des Prozessors dar. Ihr entspricht die zweite, an den Multiplexer DAM angeschaltete Busleitung DA für Datenausgabe.

In einer Datenverarbeitungsanlage mit einer internen Busleitung Pirn Speicherkoordinator KOOR kann auch ein Prozessor mit sich selbst Daten austauschen. Dieser Datenaustausch entspricht aber der eben erläuterten Rückführung eines in der Verknüpfungseinheit VN errechneten Zwischenergebnisses in einen der beiden Registerblöcke REG 1 bzw. REG 2. Das bedeutet, daß in diesem Fall die beschriebenen Einrichtungen für die Rückführung der Daten bereits durch den Speicherkoordinator KOOR mit seiner Punktbusleitung P realisiert sind und in den Prozessoren entfallen können. So verringert sich der schaltungstechnische Aufwand im einzelnen Prozessor um den sogenannten Multiplexer DAM, den Demultiplexer DED und die interne Busleitung IR für die Rückführung. Bei Prozessoren, die eine große Datenbreite besitzen, bedeutet dies aber eine beträchtliche Einsparung.

Es wurde bereits angedeutet, daß moderne Datenverarbeitungsanlagen mit einer ständig wachsenden Anzahl von autonom arbeitenden Prozessoren ausgestattet sind. Dabei wurde auch auf selbständig Datentransfers durchführende Ein-/Ausgabekanal-Steuerungen hingewiesen. In Datenverarbeitungsanlagen, die mit einei großen Anzahl von peripheren Einheiten ausgestattei sind, sind in die Zentraleinheit integrierte periphere Steuerungen von immer größerer Bedeutung, denr immer wichtiger wird auch ein direkter Datenaustausch zwischen peripheren Einheiten, der das Arbeits speichersystem wegen der großen übertragenen Daten mengen nicht belasten soll. Auch ein derartiger direkte] Datenaustausch zwischen peripheren Geräten ist ai sich mit einem der erläuterten Speicherkoordinatorei durchzuführen, wobei selbst der Ein-/Ausgabeprozesso EAP nicht ständig belastet werden muß, wenn dii hierfür notwendigen peripheren Steuerungen zu den Speicherkoordinator Zugriff haben und den Daten transfer zwischen den getrennten Kanälen angeschlos

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senen peripheren Geräten selbständig abwickeln.

Umgekehrt ist es aber im Rahmen der Erfindung auch denkbar, den EinVAusgabeprozessor EA P analog zu der Ausführung des Speicherkoordinators ebenfalls als Sternpunkt für solche Datentransfers auszubilden und die Möglichkeit vorzusehen, die peripheren Datenwege ebenfalls über eine interne Busleitung im Ein-/Ausgabeprozessor E4P»kurzzuschließen«. Der Datentransport

ίο

peripherer Geräte würde dann nicht mehr über de trotzdem noch vorhandenen Speicherkoordinatc KOOR, sondern direkt nur über den Ein-/Ausgabeprc zessor EAP ablaufen. Neben der Entlastung de Speicherkoordinators hätte das die Vorteile für de direkten Datenaustausch peripherer Geräte, die ir Zusammenhang mit dem Datenaustausch von Prozesse ren untereinander bereits erläutert wurden.

Hierzu 2 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Modular aufgebaute Datenverarbeitungsanlage mit einer Anzahl von autonom arbeitenden Prozessoren, insbesondere zum Verarbeiten von Eefehlen, zum Durchführen von Ein- bzw. Ausgabeoperationen oder von Warnings- und Bedienungsaufgaben, von denen jeder getrennt über an die einzelnen Prozessoren angeschlossene, jeweils für eine Transferrichtung vorgesehene Busleitungen für den Datenverkehr mit dem Speicher, gesteuert durch eine Wegesteuerung zu einem gemeinsamen Speicher zugreifen, kann, dadurch gekennzeichnet, daß diese Busleitungen (z. B. DfZund DAZ)in zwei Gruppen nach Spdehereingabe- bzw. Speicherausgabeverkehr geordnet, sternpunktartig in einem Speicherkoordinator (KOOR) über logische Schalteinrichtungen (Si, S 2) zusammengeführt bzw. aufgefächert sind und einzeln auf je eine von mit dem Speicher verbundenen Busleitungen (DE bzw. DA) für die Dateneingabe bzw. die Datenausgabe, gesteuert durch die an die logischen Schalteinrichtungen angeschlossene Wegesteuerung (WST) durchschaltbar sind, und daß in dem Speicherkoordinator eine weitere, interne Busleitung, die sogenannte Punktbusleitung (P) an die Busleitung für Dateneingabe (DE) angeschlossen ist und gemeinsam mit der ihr parallel geschalteten Busleitung für Datenausgabe (DA)einer weiteren, ebenfalls mit der Wegesteuerung verbundenen Schalteinrichtung (S3) zum wahlweisen Durchschalten einer der beiden angeschlossenen Busleitungen zugeführt ist. die ihrerseits an die in der Transferrichtung des Speicherausgabeverkehrs liegende logische Schalteinrichtung (S2) angeschlossen ist. (F i g. 2)

2. Modular aufgebaute Datenverarbeitungsanlage mit einer Anzahl von autonom arbeitenden Prozessoren, insbesondere zum Verarbeiten von Befehlen, zum Durchführen von Ein- bzw. Ausgabeoperationen oder von Wartungs- und Bedienungsaufgaben, von denen jeder getrennt über an die einzelnen Prozessoren angeschlossene, jeweils für eine Transferrichtung vorgesehene Busleitungen für den Datenverkehr mit dem Speicher gesteuert durch eine Wegesteuerung zu einem gemeinsamen Speicher zugreifen kann, dadurch gekennzeichnet, daß diese Busleitungen (z. B. DEZ und DAZ), in zwei Gruppen nach Speichereingabe- bzw. Speicherausgabeverkehr geordnet, sternpunktartig in einem Speicherkoordinator (KOOR) zusammengeführt bzw. aufgefächert sind, daß dabei die für Dateneingabe vorgesehenen Busleitungen (DEZ, DEE, DEW) an eine mit der Wegesteuerung (WST) verbundene und durch diese gesteuerte logische Schalteinrichtung (Sl) angeschlossen und damit wahlweise einzeln auf eine mit dem Speicher verbundene Busleitung (DE) für die Dateneingabe durchschaltbar sind, und daß in dem Speicherkoordinator eine weitere, interne Busleitung, die sogenannte Punktbusleitung (P) an die Busleitung für Dateneingabe (DE) in den Speicher angeschlossen ist und gemeinsam mit der ihr parallel geschalteten Busleitung für Datenausgabe (DA) einer weiteren, ebenfalls durch die Wegesteuerleitung geschalteten logischen Schalteinrichtung zum wahlweisen Durchschalten einer der beiden angeschlossenen Busleitungen zugeführt ist, an die ausgangsseitig die mit den Prozessoren verbundenen Busleitungen (DAZ, DAE, DA W)für Datenausgabe angeschlossen sind.

3. Modular aufgebaute Datenverarbeitungsanlage nach Anspruch 2, bei der der Speicherkoordinator bei einer größeren Anzahl von autonom arbeitenden Prozessoren und einer optimalen Datenrate statisch nicht belegt werden soll und bei der deshalb auch keine überlappende Betriebsweise auf den Busleitungen für Datenein- bzw. -ausgabe auftritt, dadurch gekennzeichnet, daß die beiden logischen Schalleinrichtungen zusammen mit der Punktbusleitung (P) in eine einzige, logische Schalteinrichtung (S 4) integriert sind, deren Eingänge mit den den Prozessoren zugeordneten Busleitungen für Dateneingabe (DEZ. DEE. DEW) und mit der dem Speicher (ASP) zugeordneten Busleitung für Datenausgabe (DA) verbunden sind und die am Ausgang parallel an alle den Prozessoren zugeordnete Busleitungem für Datenausgabe (DAZ, DAE. DA W) und an die dem Speicher zugeordnete Busleitung für Dateneingabe (DE) angeschlossen ist. (F ig. 3)