DE2331973A1

DE2331973A1 - Modular aufgebaute datenverarbeitungsanlage und verfahren zum durchfuehren von datentransfers in einer solchen anlage

Info

Publication number: DE2331973A1
Application number: DE19732331973
Authority: DE
Inventors: Winfried Dipl Ing Blumann; Werner Boening
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1973-06-22
Filing date: 1973-06-22
Publication date: 1975-01-16
Also published as: IT1015123B; DE2331973B2; DK329274A; BE816707A; GB1476212A; NL7408294A; FR2234604B1; LU70367A1; FR2234604A1

Description

SIEMENSAKTIENGESELLSCHAFT München, den 2Z3UKM173

Berlin und München Wittelsbacherplatz 2

VPA 73/2051

Modular aufgebaute Datenverarbeitungsanlage und Verfahren zum Durchführen von Datentransfers in einer solchen Anlage.

Die Erfindimg bezieht sich auf eine modular aufgebaute Datenverarbeitungsanlage mit einer Anzahl von autonom arbeitenden Prozessoren, insbesondere zum Verarbeiten von Befehlen, zum Durchführen von Ein-/Ausgabeoperationen oder von Wartungs- und Bedienungsaufgaben, von denen Jeder getrennt zu einem gemeinsamen Speicher zugreifen kann.

Die herkömmliche Aufteilung einer Zentraleinheit einer datenverarbeitenden Anlage in Steuerwerk, Rechenwerk und Ein-/ Ausgabewerk, bei der das Steuerwerk sämtliche steuernden Funktionen übernehmen muß, hat mit dem fortschreitenden Ausbau von datenverarbeitenden Anlagen den Forderungen nach Leistungsfähigkeit nicht mehr entsprochen. Neben dem Steuerwerk hat man zunächst das Ein-/Ausgabewerk und dann auch in diesem einzelne Kanalsteuerungen selbständig arbeitend ausgebildet, so daß ein aufgrund eines Ein-/Ausgabebefehles erfolgender Datentransfer unabhängig von dem Zustand des Steuerwerkes ablaufen kann.

Moderne Datenverarbeitungsanlagen, die auch künftigen Anforderungen an Leistungsfähigkeit, Diagnose- sowie Wartungshilfen genügen, sind in dieser Richtung noch vervollkommnet und besitzen eine Reihe von autonom arbeitenden Prozessoren. Dafür hat Jeder Prozessor über eigene Busleitungen als Datenwege Zugriff zum Speicher.

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Der Zugriff zu dem Speicher ist nicht ohne weiteres beliebig möglich, deswegen ist es sinnvoll, den Speicherverkehr der einzelnen Prozessoren durch einen sogenannten Speicherkoordinator zu steuern. Dort werden die Anforderungen der einzelnen Prozessoren auf Zugriff zum Speicher nach Art, Umfang des Speicherverkehrs und nach ihrem zeitlichen Auftreten gewichtet und die Anforderungen mit den höchsten Prioritäten vorrangig behandelt. Ein Beispiel für eine derartige WarteSchlangensteuerung bei der Bearbeitung von Anforderungen auf Zugriff zum Speicher ist bereits in der deutschen Patentanmeldung P 23 25 687.3 "Verfahren zur Festlegung der Reihenfolge, in der von untereinander konkurrierenden Einheiten einer Datenverarbeitungsanlage an eine Einheit der Datenverarbeitungsanlage gestellte Anforderungen verarbeitet werden." vorgeschlagen. Hier wird davon ausgegangen, daß die Anforderungen verschiedener autonom arbeitender Prozessoren einer Datenverarbeitungsanlage nicht nur nach der Art des anfordernden Prozessors^ sondern auch nach anderen Kriterien priori siort werden» Dazu is^ vorgeschlagen, daß die Anforderungen gemäß Ihr ein Typ und zusätzlich nach der Art des Prozessors,, der sie abgibt, gewichtet werden und daß die Reihenfolge der Bearbeitung der Anforderungen durch eine Warteschlangenstetterung nach. deren Gewicht veranlaßt wird» Schaltune-stechnlsch ] a^:3t 3>.:-h das dadurch realisieren» daß bei gleichzeitiges Vorliegen von Anforderungen von z.B. zwei konkurrierender* Prozessoren. der Prozessor mit einer niedrigeren Priorität mit Hilfe eines ersten Qualifikators die Zuteilung einer Mindester ^s von Speicherzyklen zu Lasten des Prozessors mit höhf./e . Priorität fordert und der Prozessor nut höherer Pr:ior: " ^; mit Hilfe eines zweiter Qualificatory die Zuteilung ve. geketteten Speicherzykien zu .Laster- tas Prozessors nieder·??' Priorität fordert. Bei gleichzeit: fee Vorlieger, von. Ar^ orderungen von beiden Prozessorer, baut die Warteschiaii^er steuerung zunächst eine Verbindung si ; dem Prozesse*· ι . ■

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derer Priorität auf, wenn der erste Qualifikator Null ist und vorher ein Verkehr mit. dem Prozessor höherer Priorität stattgefunden hat, wobei dieser vorausgegangene Verkehr keine geketteten Speicherzyklen verlangt hat. Andererseits baut die WarteSchlangensteuerung bei Vorliegen von Anforderungen von beiden Prozessoren dann eine Verbindung mit dem Prozessor höherer Priorität auf, wenn der erste Qualifikator 1 ist, oder wenn dieser Null ist und vorher kein Verkehr mit dem Prozessor höherer Priorität oder ein Verkehr mit Kettungsverlangen gegeben war. Diese vorstehend erläuterte WarteSchlangensteuerung ist ein - und allerdings auch nur - ein Beispiel dafür, wie in einem Speicherkoordinator der Speicherverkehr mit den einzelnen autonom arbeitenden Prozessoren gesteuert werden kann.

Nun liegt es aber im Wesen einer datenverarbeitenden Anlage, daß nicht nur jeder einzelne Prozessor mit dem Speicher sondern auch mit anderen Prozessoren Daten austauscht. Für den Datenaustausch zwischen den autonomen Prozessoren einer datenverarbeitenden Anlage werden bisher entweder eigene Verbindungsleitungen zwischen den einzelnen Prozessoren vorgesehen oder aber die zu transferierenden Daten zunächst in den Speicher übertragen, dort zwischengespeichert und von dem die Daten empfangenden Prozessor wieder ausgelesen. Ein eigener Verbindungsaufbau zwischen den einzelnen Prozessoren zum Zwecke des Datenaustausches bedingt einen hohen schaltungstechnischen Aufwand. Denn dabei ist noch zu berücksichtigen, daß die schnellen Prozessoren, um sie in ihrer Leistungsfähigkeit nicht zu beeinträchtigen, eine bestimmte Datentransferrate erfordern, was wiederum bedingt, daß die Datenwege mit einer bestimmten Mindestbreite ausgelegt werden müssen. Schaltungstechnisch wesentlich weniger aufwendig ist die andere Lösung über das Zwischenspeichern der zu transferierenden Daten im Speicher. Nachteilig ist dabei der wiederholt erforderliche Zugriff zum Speicher und der darüber hinaus auftretende hohe Zeitverlust.

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Der Erfindung liegt daher die Aufgabe zugrunde, den für einen Datenaustausch zwischen einzelnen autonomen Prozessoren erforderlichen schaltungstechnischen bzw. zeitlichen Aufwand zu minimisieren.

Bei einer modular aufgebauten Datenverarbeitungsanlage der eingangs genannten Art besteht die Lösung dieser Aufgabe erfindungsgemäß darin, daß an die einzelnen Prozessoren angeschlossene Busleitungen beliebiger Datenbreite für den Datenverkehr mit dem Speicher getrennt nach Speichereingabe- und Speicherausgabeverkehr sternpunktartig in einem Speicherkoordinator über logische Schalteinrichtungen zusammengeführt bzw. aufgefächert sind und auf mit dem Speicher verbundene Busleitungen für die Dateneingabe "bzw. die Datenausgabe durchschaltbar sind, und daß in dem Speicherkoordinator eine weitere, interne Busleitung, die sogenannte Punktbusleitung an die Busleitung für Dateneingabe angeschlossen und zusammen mit der ihr parallel geschalteten Busleitung für Datenausgabe über eine weitere logische Schalteinrichtung an die der Datenausgabe zugeordneten logische Schalteinrichtung geführt 1st.

Diese Lösung hat den Vorteil, daß ein Datenaustausch zwischen einzelnen Prozessoren in beiden Richtungen direkt - also ohne ein Zwischenspeichern im Speicher-möglich ist, so daß die für das Zwischenspeichern erforderliche Zeit eingespart werden kann und der Speicher durch derartige Datentransfers nicht belastet wird. Andererseits erfordert diese Lösung lediglich eine kurze interne Busleitung im Speicherkorrdinator, da für die übrige Übertragungsstrecke die an sich vorhandenen, für den Speicherverkehr der Prozessoren vorgesehenen Busleitungen benutzt werden. Der schaltungstechnische Aufwand ist daher denkbar gering· Insgesamt läßt sich also durch die erfindungsgemäße Lösung ein Datenaustausch zwischen den einzelnen Prozessoren innerhalb des modular aufgebauten Datenverarbeitungssystems bei einer hohen internen Datenrate mit einem denkbar geringen schaltungstechnischen Aufwand realisieren.

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Die erläuterte Lösung gestattet an der Schnittstelle des Speichers eine Überlappung zweier Speicherzyklen bezüglich von Ein- und Ausgabedaten, d.h. auch wenn noch Lesedaten auf der Busleitung.für Datenausgabe erwartet werden, können bereits neue Schreibdaten auf der Busleitung für Dateneingabe bereitgestellt werden. Es ist jedoch denkbar, daß man auf eine derartige Betriebsart "verzichtet. In einer Datenverarbeitungsanlage mit einer Vielzahl von autonom arbeitenden Prozessoren wird die Anzahl von Anforderungen auf Zugriff zum Speicher oder von Datentransfers der Prozessoren untereinander sehr hoch. Für eine solche datenverarbeitende Anlage muß daher gefordert werden, daß der Speicherkoordinator als Sternpunkt der Datenwege tatsächlich nur für die reine Übertragungszeit der Daten belegt wird, um dort eine möglichst hohe Datenrate zu erzielen. Dann verbietet es sich, dort statisch Information bereitzustellen. Eine Überlappung von Ein- und Ausgabedaten auf der Speicherschnittstelle tritt also dann nicht mehr auf. In diesem Fall kann auch eine gesteuerte Verteilung der Ausgabedaten zu den Prozessoren, bzw. der Eingabedaten zum Speicher entfallen, wenn die jeweils empfangende Einheit der datenverarbeitenden Anlage mit Übergabesignalen dazu veranlaßt wird, die Dateninformation zu übernehmen.

Daher ist eine Weiterbildung der Erfindung gekennzeichnet durch eine einzige, der ersten logischen Schalteinrichtung entsprechende,, logische Schalteinrichtung, deren Eingang· mit den den Prozessoren zugeordneten Busleitungen für Dateneingabe alt der dem Speicher zugeordneten Busleitung für Datenausgabe verbunden und deren Ausgang parallel an all·, den Prozessoren zugeordneten Busleitungen für Datenausgabe und an die dem Speicher zugeordnete Busleitung für Dateneingabe angeschlossen Ist. Andere Weiterbildungen sind in den

Patentansprüchen gekennzeichnet.

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Die Erfindung wird im folgenden durch Ausführungsbeispiele

anhand der Zeichnung näher erläutert.

Es zeigt:

Fig. 1 als Blockschaltbild ein Beispiel einer modular aufgebauten Datenverarbeitungsanlage mit drei autonom arbeitenden Prozessoren, einem Ärbeitsspeichersyaten uiia. C:.iita Speicherkoordinator_f

Fig. 2 ein Prinzipschaltbild für einen Speicherkoordinator. bei dem die Datenwege für die Dateneingabe und -ausgabe durch eine interne Busleitung zu verbinden sind,

Fig. 3 eine etwas abgewandelte Ausführungsform eines Speicherkoordinators, bei dem die abgehenden Busleitungen für Datenausgabe an einen der Prozessoren bzw, für Dateneingabe in das Arbeitsspeichö^systemnicht selekt.nrbar sind und

Fig. 4 ein Blockschaltbild für -ιηβΜ herkömmlicher Pr·:·„-r·-..3:;■·.-r.

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Heben diftsen drei ProzesÄoreri enxnfcit ai« 2entr«ufc. nr^.e.' Arbeitsspeichersystem ASP, das z.B., aus einer heorztJai. Speichermoduln aufgebaut sein kani und dann euer: edn» i* cheranechlußsteuerung besitzt. Plir den. Datenvarlcehr der

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zessoren mit dem Arbeiteepeicherayetem ASP und der Prozessoren untereinander ist Jeder der Prozessoren sowie das Arbeitsspeichersystem ASP über ein Paar von Busleitungen z.B. DEZ und DAZ mit einem Speicherkoordinator KOOR verbunden. Die Busleitungen sind in sich gleichartig aufgebaut, d.h. sie besitzen dieselbe Datenbreite und erlauben daher die gleiche Datenrate. Sie sind jeweils paarweise vorgesehen und werden immer nur in einer Transferrichtung benutzt. Für die folgende Beschreibung sei angenommen, daß ein Datenfluß von den Prozessoren in Richtung auf das Arbeitespeichersystem ASP als Dateneingabe und analog die Gegenrichtung als Datenausgabe bezeichnet wird.

In einem Blockschaltbild ist in Fig. 2 ein Beispiel für den internen Aufbau des Speicherkoordinators KOOR dargestellt. Auch hier sind die Busleitungen als Datenwege vereinfacht in allen Fällen nur mit einer dick ausgezogenen Linie gezeichnet. Diese symbolisiert eine mehradrige Leitung entsprechend der gewählten Datenbreite·

Der Speicherkoordinator KOOR enthält eine erste logische Schalteinrichtung S1 mit einer Anzahl von UND-Gliedern, die am Ausgang über ein logisches ODER verknüpft sind. An einem der beiden Signaleingänge jedes UND-Gliedes ist eine Busleitung DEZ, DEE bzw. DEW angeschlossen, die - wie aus den übereinstimmenden Bezugszeichen zu erkennen ist - als Datenweg eines der Prozessoren ZP, EAP bzw. WP für Dateneingabe vorgesehen 1st. Am zweiten Eingang jedes UND-Gliedes liegt eine Steuerleitung ST1, die am anderen Ende an eine Wegesteuerung WST angeschlossen 1st. An dem Ausgang der ersten logischen Schalteinrichtung S1 ist schließlich die Busleitung DE für die Dateneingabe in das Arbeitsspeichersystem ASP geführt. Hinzuzufügen ist noch, daß die logische Schalteinrichtung S1, ebenso wie die noch zu beschreibenden weiteren logischen Schalteinrichtungen S2 und S3, in

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diesem Beispiel vereinfacht dargestellt ist und sich in Wirklichkeit natürlich entsprechend der gewählten Datenbreite der Busleitungen mit entsprechenden Bausteinen vervielfacht.

Analog zu der ersten logischen Schalteinrichtung S1 ist am Ausgang des Speicherkoordinators KOOR eine zweite logische Schalteinrichtung ST mit einer Anzahl von UND-Gliedern vorgesehen. Am Ausgang jedes UND-Gliedes ist hier - wieder vereinfacht- jeweils eine Busleitung DAZ, DAE bzw. DAW angeschlossen. Wie sich aus Fig. 1 ergibt, sind diese Busleitungen jeweils einem der Prozessoren ZP, EAP bzw. WP zugeordnet und für die Datenausgabe vorgesehen, bei der Daten in den angeschlossenen Prozessor übertragen werden.

Einer der beiden Signaleingänge jedes UND-Gliedes der zweiten logischen Schalteinrichtung S2 ist jeweils parallel mit dem Ausgang einer dritten logischen Schalteinrichtung S3 verbunden, während der andere über eine zweite Steuerleitung ST2 an die Wegesteuerung WST angeschlossen ist.

Mit der dritten logischen Schalteinrichtung S3 1st wieder wie bei der ersten logischen Schalteinrichtung S1 eine UND-ODER-Verknüpfung realisiert. Ein Informationseingang ist mit der Busleitung DA für Datenausgabe aus dem Arbeitsspeichersystem ASP verbunden. Der andere Informationseingang ist über.eine interne Busleitung, die sogenannte Punktbusleitung

der
P mit/Busleitung DE verbunden, die an den Ausgang der ersten Schalteinrichtung S 1 angeschlossen ist. Die zweiten Eingänge der UND-Glieder der dritten logischen Schalteinrichtung S3 sind wiederum mit der Wegesteuerung WST über dritte Steuerleitungen ST3 verbunden.

Schließlich enthält der Speicherkoordinator KOOR auch noch eine Anzahl von Eingangssignalleitungen SLE, über die die

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Wegesteuerung WST an die von den Prozessoren kommenden Busleitungen für Dateneingabe DEZ₁ DEB bzw. DEW angeschlossen ist. -

Über diesen Speicherkoordinator KOOR ist ein Datenaustausch zwischen jedem der angeschlossenen Prozessoren ZP, EAP bzw. WP und dem Arbeitsspeichersystem ASP bzw· den Prozessoren untereinander möglich, um die verschiedenen, möglicherweise gleichzeitig auftretenden Anforderungen für einen Datentransfer zu priorisieren, ist die Wegesteuerung WST vorgesehen, die z.B. wie die einleitend erläuterte Warteschlangensteuerung ausgebildet sein kann. Sie empfängt über die Eingangssignalleitungen SLE die Art der Anforderungen und schaltet über die ersten Steuerleitungen ST1 diejenige Busleitung DEZ bzw. DEE oder DEW für Dateneingabe auf den Ausgang der ersten logischen Schalteinrichtung S1 durch, die mit der Anforderung höchster Priorität belegt ist. Bei einem Speichereingabeverkehr ist die Busleitung DE für Dateneingabe belegt. Handelt es sich dagegen um einen Datenaustausch mit einem anderen Prozessor, dann wird die Punktbusleitung P auf den Ausgang der dritten logischen Schalteinrichtung S3 durchgeschaltet. Dies veranlaßt die Wegesteuerung WST über die dritten Steuerleitungen ST3. In der zweiten logischen Schalteinrichtung S2 wird schließlich von der Wegesteuerung WST über die zweiten Steuerleitungen ST2 diejenige Busleitung DAZ, DAE bzw. DAW selektiert, über die der Datentransfer erfolgen soll.

über die Punktbusleitung P ist mit Hilfe der Wegesteuerung WST daher ein beliebiger Datenaustausch zwischen den angeschlossenen Prozessoren in beiden Richtungen möglich, obwohl die Daten über alle Busleitungen tatsächlich nur in einer Richtung fließen. Ein derartiger Aufbau des Speicherkoordinators KOOR gestattet *an der Schnittstelle zu dem Arbeitsspeichersystem eine Überlappung zweier Speicherzyklen bezüglich der Ein- und Ausgabedaten. Wie bereits einleitend erläutert, kann man jedoch auf eine derartige überlappende Betriebsweise verzichten.

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In diesem Fall ist eine in Fig. 3 dargestellte, etwas abgewandelte Ausführung des Speicherkoordinators KOOR mit Vorteil zu verwenden. Der Speicherkoordinator KOOR besitzt nur noch eine einzige vierte logische Schalteinrichtung· S4, die ana» log der ersten logischen Schalteinrichtung aufgebaut, in analoger Form an die Wegesteuerung VST angeschlossen ist und der eingangsseitig wiederum eine Reihe von Busleitungen zugeführt sind. Dabei handelt es sich einmal um die an die Prozessoren angeschlossenen und für die Dateneingabe verwendeten Busleitungen DEZ, DEE, DEV* An ein weiteres UND-Glied ist dann noch die dem Arbeitsspeichersystem ASP zugeordnete Busleitung DA für Datenausgabe angeschlossen.

Zwischen dem Ausgang der vierten logischen Schalteinrichtung S4 und einer. Reihe von weiteren abgehenden Busleitungen ist die

sind

Punktbusleitung P angeordnet. Diese Busleitungen /die den einzelnen Prozessoren zugeordneten Busleitungen DAZ, DAE bzw. DAV für Datenausgabe und die dem Arbeitsspeichersystem ASP zugeordnete Busleitung DE für Dateneingabe«

In dieser Anordnung sind also jeweils diejenigen Busleitungen zu einer Gruppe zusammengefaßt, die, bezogen auf den Speicherkoordinator KOOR;einen Datenfluß in den Speicherkoordinator KOOR oder aus ihm heraus gestatten.

Über die Wegesteuerung VST gestattet dieser Speicherkoordinator KOOR die Auswahl einer bestimmten Anforderung für einen Datentransfer in bezug auf die Daten abgebende Einheit, gleichgültig ob es sich dabei um einen Prozessor oder das Arbeltsr speichersystem handelt. Die Ausgangsleitungen aus dem Speicherkoordinator KOOR, d.h. die Busleitungen DAZ, DAE, DAV und. DE werden nicht selektiert. Stattdessen ist vorgesehen, die Daten gleichzeitig an alle empfangenen Einheiten zu senctenund den richtigen Empfänger mit Hilfe von Übergabesignalen zu veranlassen, die übertragenen Daten zu übernehmen* In der Scfcai·-

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tungsanordnung nach Flg. 3 let dazu die Ubergabesignalleitung SIA angedeutet, die die Wegesteuerung VST mit der Punktbusleitung P verbindet.

Hilfe solcher anhand Fig. 2 und 3 erläuterter Speicherkoordinatoren KOOR läßt sich bei einem minimalen schaltungstechnischen Aufwand und ohne Zeitverlust durch Zwischenspeicherung von Transferdaten im Arbeitsspeichersystem ASP ein direkter Datenaustausch zwischen einzelnen Prozessoren der datenverarbeitenden Anlage abwickeln. Ein solcher Datenaustausch ist z.B. notwendig, wenn der Zentralprozessor ZP dem Ein-/Ausgabeprozessor EAP für die Bearbeitung eines Ein-/Ausgabebefehles die nötigen Bearbeitungsparameter überträgt. Geht man davon aus, daß an den Speicherkoordinator KOOR im allgemeinen Fall neben dem Ein-/Ausgabeprozessor EAP auch Ein-/Ausgabekanl-Steuerungen angeschlossen sind, dann ist zwischen dem Ein-/Ausgabeprozessor EAP und einer derartigen Kanalsteuerung ebenfalls ein Datentransfer notwendig. Dabei wird der Kanalsteuerung die für die selbständige Ausführung des Datentransfers zwischen einer angeschlossenen peripheren Einheit und dem Arbeitsspeichersystem ASP nötige Information, z.B. die erste Datenadresse, die Anzahl der zu übertragenden Daten, der Operationscode usw. Bitgeteilt· Weitere solche Datentransfers zwischen autonomen Prozessoren der datenverarbeitenden Anlage betreffen z.B.: Wartungsaufgaben, bei denen vom Wartungsprozessor WP aus beliebige Register der einzelnen Prozessoren gelesen oder geladen werden; oder auch ein Registeraustausch zwischen zwei Prozessoren, wenn der eine Prüfroutinen für den anderen bearbeitet; oder die Bearbeitung von Unterbrechungsanforderungen durch den Zentralprozessor, bei der er die Zustandsinformation von dem die Unterbrechungsanforderung auslösenden Prozessor abholt.

Ein spezieller derartiger Datentransfer soll im folgenden anhand Fig. 4 noch näher erläutert werden. Dort ist das an sich

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bekannte Blockschaltbild für den prinzipiellen Aufbau eines Prozessors dargestellt. Zwei parallel angeordnete Registerblöcke REG1 bzw. REG2 liegen eingangsseitig gemeinsam an einer logischen Schalteinrichtung, einem sogenannten Multiplexer DAM und ausgangsseitig an einer Verknüpfungseinheit VN. Dort werden - ganz allgemein ausgedrückt - in den Registerblöcken REG1 bzw. REG2 zwischengespeicherte Informationen miteinander verknüpft, das Ergebnis wird über eine weitere logische Schalteinrichtung, den sogenannten Demultiplexer DED, an eine von zwei Busleitungen DE bzw. IR ausgegeben, über die interne Busleitung IR ist das in der Verknüpfungseinheit VN errechnete Ergebnis in einen der beiden Registerblöcke REG1 bzw. REG2 zurückzuführen. Die andere Busleitung stellt die Busleitung DE für Dateneingabe des Prozessors dar. Ihr entspricht die zweite, an den Multiplexer DAM angeschaltete Busleitung DA für Datenausgabe.

In einer Datenverarbeitungsanlage mit einer internen Busleitung P im Speicherkoordinator KOOR kann auch ein Prozessor mit sich selbst Daten austauschen. Dieser Datenaustausch entspricht aber der eben erläuterten Rückführung eines in der Verknüpfungseinheit VN errechneten Zwischenergebnisses in einen der beiden Registerblöcke REG1 bzw. REG2. Das bedeutet, daß in diesem Fall die beschriebenen Einrichtungen für die Rückführung der Daten bereits durch den Speicherkoordinator KOOR mit seiner Punktbusleitung P realisiert sind und in den Prozessoren entfallen können. So verringert sich der schaltungstechnische Aufwand im einzelnen Prozessor um den sogenannten Multiplexer DAM, den Demultiplexer DED und die interne Busleitung IR für die Rückführung. Bei Prozessoren, die eine große Datenbreite besitzen, bedeutet dies aber eine beträchtliche Einsparung.

Es wurde bereits angedeutet, daß moderne Datenverarbeitungsanlagen mit einer ständig wachsenden Anzahl von autonom arbei-

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tenden Prozessoren ausgestattet sind. Dabei wurde auch auf selbständig Datentransfers durchführende Ein-/Ausgabekanal-Steuerungen hingewiesen. In Datenverarbeitungsanlagen, die mit einer großen Anzahl von peripheren Einheiten ausgestattet sind, sind in die Zentraleinheit integrierte periphere Steuerungen von immer größerer Bedeutung, denn immer wichtiger wird auch ein direkter Datenaustausch zwischen peripheren Einheiten, der das Arbeitsspeichersystem wegen der großen übertragenen Datenmengen nicht belasten soll. Auch ein derartiger direkter Datenaustausch zwischen peripheren Geräten ist an sich mit einem der erläuterten Speicherkoordinatoren durchzuführen, wobei selbst der Ein-/Ausgabeprozessor EAP nicht ständig belastet werden muß, wenn die hierfür notwendigen peripheren Steuerungen zu dem Speicherkoordinator Zugriff haben und den Datentransfer zwischen den getrennten Kanälen angeschlossenen peripheren Geräten selbständig abwickeln.

Umgekehrt ist es aber im Rahmen der Erfindung auch denkbar, den Ein-/Ausgabeprozessor EAP analog zu der Ausführung des Speicherkoordinators ebenfalls als Sternpunkt für solche Datentransfers auszubilden und die Möglichkeit vorzusehen, die peripheren Datenwege ebenfalls über eine interne Busleitung im Ein-/Ausgabeprozessor EAP "kurzzuschließen". Der Datentransport peripherer Geräte würde dann nicht mehr über den trotzdem noch vorhandenen Speicherkoordinator KOOR,sondern direkt nur über den Ein-/Ausgabeprozessor EAP ablaufen. Neben der Entlastung des Speicherkoordinators hätte das die Vorteile für den direkten Datenaustausch peripherer Geräte, die im Zusammenhang mit dem Datenaustausch von Prozessoren untereinander bereits erläutert wurden.

4 Figuren

9 Patentansprüche

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Claims

Patentansprüche

i) Modular aufgebaute Datenverarbeitungsanlage mit einer Anzahl von autonom arbeitenden Prozessoren, insbesondere zum Verarbeiten von Befehlen, zum Durchführen von Ein- bzw. Ausgabeoperationen oder von Wartungs- und Bedienungsaufgaben, von denen jeder getrennt zu einem gemeinsamen Speicher zugreifen kann, dadurch gekennzeichnet, daß an die einzelnen Prozessoren (ZP, EAP, WP) angeschlossene Busleitungen (z.B. DEZ, DAZ) beliebiger Datenbreite für den Datenverke hr mit dem Speicher (ASP) getrennt nach Speichereingabe- und Speicherausgabeverkehr sternpunktartig in einem Speicherkoordinator (KOOR) über logische Schalteinrichtungen (S1, S2) zusammengeführt bzw. aufgefächert sind und auf mit dem Speicher verbundene Busleitungen (DE bzw. DA) für die Dateneingabe bzw. die Datenausgabe durchschaltbar sind, und daß in dem Speicherkoordinator eine weitere_ä interne Buslei- - tung, die sogenannte Punktbusleitung (P) an die Busleitung für Dateneingabe (DE) angeschlossen und zusammen roit der ihr parallel geschalteten Busleitung für Datenausgabe (DA) über eine weitere logische Schalteinrichtung (S3) an die der Datenausgabe zugeordneten logische-Schalteinrichtung (SZ) geführt ist.
2. Modular aufgebaute Datenverarbeitungsanlage mit einer Anzahl von autonom arbeitenden Prozessoren, insbesondere zum Verarbeiten von Befehlen, zum Durchführen von Ein- bzw. Ausgabeoperationen oder von Wartungs- und Bedienungsaufgaben, von denen jeder getrennt zu einem gemeinsamen Speicher zugreifer: kann, dadurch gekennzeichnet, da3 a^i die einzelnen Prozessoren (ZP, SAP, WP) angeschlossene Busleitungen (z.B. DEZ, DAZ) beliebiger Datenbreite für der Datenverkehr mit dem Speicher (ASP) getrennt nach Speichereingabe- und Speicherausgabeverkehr sternpunktartig ir eine:·

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Speicherkoordinator (K(X)R) zusammengeführt bzw. aufgefächert sind, daß die an die Prozessoren angeschlossenen und fUr Dateneingabe vorgesehene Busleitungen (DEZ, DEE, IXBIT) an sine logische Schalteinrichtung (S1) angeschlossen und damit auf eine mit dem Speicher verbundene Busleitung (DE) für die Dateneingabe durchsphaltbar sind, und daß in dem Speicherkoordinator eine weitere, interne Busleitung, die sogenannte . Punktbusleitung (P) an diese Busleitung für Dateneingabe (DE) angeschlossen und zusammen mit der ihr parallel geschalteten Busleitung für Datenausgabe (DA) über eine weitere logische Schalteinrichtung (S3) den der Datenausgabe zugeordneten und mit den Prozessoren verbundenen Busleitungen (DAZ, DAE, DAV) zugeführt ist.
3. Modular aufgebaute Datenverarbeitungsanlage nach Anspruch 1 oder 2, bei der der Speicherkoordinator bei einer größeren Anzahl von autonom arbeitenden Prozessoren und einer optimalen Datenrate statisch nicht belegt werden soll und bei der deshalb auch keine überlappende Betriebsweise auf den Busleitungen für Datenein- bzw. -ausgabe auftritt, gekennzeichnet durch eine einzige, der ersten logischen Schalteinrichtung (S1) entsprechende, logische Schalteinrichtung (S4), deren Eingänge mit den den Prozessoren zugeordneten Busleitungen für Dateneingabe (DEZ, DEE, DEV) und mit der dem Speicher (A£P) zugeordneten Busleitung für Datenausgabe (DA) verbunden sind und deren Ausgang parallel an alle den Prozessoren zugeordneten Busleitungen für Datenausgabe (DAZ, DAE, DAV) und an die dem Speicher zugeordnete Busleitung für Dateneingabe (DE) angeschlossen ist.
4. Verfahren zum übertragen von Daten zwischen zwei Prozessoren innerhalb einer modular aufgebauten Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 3, dadurch gekenn zeichnet, daß der die Daten abgebende Prozessor (z.B.

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ZP) mit seiner Busleitung für Dateneingabe (DEZ) im Speicherkoordinator (KOOR) durch die angeschlossene logische Schalteinrichtung (S1 bzw. S4) auf die Punktbusleitung (P) durchgeschaltet und diese ihrerseits mit dem die Daten empfangenden Prozessor (z.B. EAP) durch die diesem zugeordnete Busleitung für Datenausgabe (DAE) verbunden wird, und daß für einen Datentransport in umgekehrter Richtung der nunmehr Daten abgebende zweite Prozessor (EAP) in analoger Weise mit dem jetzt Daten empfangenden ersten Prozessor (ZP) verbunden wird, so daß trotz eines direkten Datenverkehrs in beiden Richtungen ohne Zwischenspeichern im Speicher auf den Busleitungen Daten immer nur in einer Richtung transportiert werden.
5. Verfahren zum Übertragen von Daten innerhalb einer modular aufgebauten Datenverarbeitungsanlage nach Anspruch 4, d a durch gekennzeichnet, daß ein Prozessor (z.B. ZP) im Speicherkoordinator (KOOR) durch die eingangsseitig angeordnete erste oder vierte logische Schalteinrichtung (S1 bzw. S4) mit seiner Busleitung für Dateneingabe (DEZ) auf die Punktbusleitung (P) und diese andererseits gegebenenfalls über die zweite logische Schaltungseinrichtung (S2) auf die Busleitung für Datenausgabe (DAZ) dieses Prozessors durchgeschaltet wird, so daß über den Speicherkoordinator und ohne weitere sonst notwendige Einrichtungen im Prozessor eine Rückführung der Daten in denselben Prozessor möglich ist.
6. Verfahren zum Ausführen eines Ein-/Ausgabebefehles bei einer modular aufgebauten Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß vom Zentralprozessor (ZP) über die Punktbusleitung (P) im Speicherkoordinator (KOOR) an den Ein-/Ausgabeprozessor (EAP) die notwendigen Bearbeitungsparameter übertragen werden, daß der Ein-/Ausgabeprozessor daraufhin die für die selbständige Ausführung des Datentransfers zwischen dem daran beteiligten

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peripheren Gerät und dem Speicher (ASP) notwendigen Informationen an eine Ein-/Ausgabekanal-Steuerung übergibt, daß diese daraufhin über den Speicherkoordinator mit dem Speicher den Datentransfer durchführt und daß der Zentralprozessor bei Unterbrechungsanforderungen unmittelbar, d.h. ohne einen Speicherzugriff, die Zustandsinformation über die Ursache der Unterbrechungsanforderung aus den Ein-/Ausgabeprozessor bzw. der betreffenden Ein-/Ausgabekanal-Steuerung abruft.
7. Verfahren zum Ausführen eines Datentransfers zwischen peripheren Einheiten einer modular aufgebauten Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die an einem gewünschten Datentransfer beteiligten peripheren Einheiten an getrennte Ein-/Ausgabekanal-Steuerungen angeschlossen v/erden, daß aus einem besonderen Transferbefehl vom Zentralprozensor (ZP) an den Ein-/ Ausgabeprozessor (EAP) die Bearbeitungsparameter und von diesem an die beteiligten Ein-/Ausgabekanal-Steuerun£;en die notwendigen Informationen für den Datentransfer übergeben werden und daß daraufhin die beteiligten peripheren Einheiten ohne Zwischenspeichern der Daten im Speichersystem direkt über die an den Speicherkoordinator (KOOR) angeschlossenen Busleiturigen (DEE, DAE) miteinander verkehren.
8. Verfahren zum Ausführen von Wartungs- oder Fehlersuchroutinen bei einer modular aufgebauten Datenverarbeitungsanlage nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß von einem Prozessor, insbesondere von einem dafür vorgesehenen Wartungsprozessor (WP) beliebige Register der übrigen Prozessoren der Datenverarbeitungsanlage gelesen bzw. geladen werden, ohne daß für den Datentransfer ein Speicherzugriff notwendig ist.

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Verfahren zum Ausführen von Datentransfers zwischen einzelnen Einheiten der Eiodular aufgebauten Datenverarbeitungsanlage nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß über die im Speicherkoördinator (KOOR) vorgesehene logische Schalteinrichtung (Sh) die die Daten abgebende Einheit an alle in Richtung auf die jeweils angeschlossene Einheit Daten transportierenden Busleitungen durchgeschaltet wird, und daf3 im ersten transferierten Datenblock Übergabeinformationen enthalten sind, die dazu dienen, daß sich die angesprochene Einheit selbständig aktivieren kann, so daß sie die auf den Einleitungen angebotenen Daten empfängt.

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