DE2749226B2 - Datenaustauschsteuerung fur zwei Mikrocomputer - Google Patents

Description

besonderes Koppelelement, miteinander verbunden werden. Derartige Datenaustauschsteuerungen ermöglichen den unmittelbaren Austausch von Daten und Verarbeitungsergebnissen der beteiligten Anlagen.

Bekannte Datenaustauschsteuerungen für Großrechenanlagen (Siemens-Zeitschrift 44 [1970], Heft 5, Seiten 282—286) arbeiten im Halbduplex-Betrieb, so daß die zu übertragenden Informationen zwar in beiden Richtungen vermittelt werden können, jedoch nicht gleichzeitig. Obwohl die für die bekannte Datenaustauschsteuerung erforderlichen Datenaustausch-Bausteine einen recht aufwendigen Aufbau erfordern, sind die miteinander verbundenen Datenverarbeitungsanlagen während des Datenaustausches zeitlich verkoppelt, was zur Folge hat, daß unabhängig von der Priorität des Datenaustausches sich beide Partnerdatenverarbeitungsanlagen innerhalb einer vorgegebenen Zeitdauer für den Datenaustausch gleichzeitig bereit halten müssen.

Der Erfindung liegt die Aufgabe zugrunde, eine Datenaustauschsteuening für zwei Mikrocomputer anzugeben, die einen Datenverkehr im VolViuplex· Betrieb bei einer Datenübertragung im transparenten Modus im Blockverkehr unter zeitlicher Entkopplung der miteinander verbundenen Mikroprozessoren zuläßt. Transparenter Modus besagt für eine Übertragungsprozedur, daß die übertragenen Datenworte nicht selbst zur Steuerung der Übertragung herangezogen werden. Bei einem einfachen Aufbau der Datenaustauschsteuerung soll diese eine Symmetrie der erforderlichen Koppeleinrichtungen in bezug auf den Hardware- und Softwareaufbau zulassen.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß für jeden Mikrocomputer ein nach dem First-In-First-Out-Prinzip arbeitender Speicher vorgesehen ist, der ausgangsseitig mit dem Datenbus des zugehörigen Mikrocomputers und eingangsseitig mit dem Datenbus des jeweils anderen Mikrocomputers verbunden ist. daß jedem Mikrocomputer ein gesonderter, an den zugehörigen Adre°bus angeschlossener Adreßdecodierer zugeordnet ist, der drei Schaltglieder steuert, von denen das erste und dritte mit den die Steuersignale liefernden Verknüpfungsgliedern des betreffenden Mikrocomputers und das zweite zur Übernahme von Taktsignalen mit dem zugehörigen Taktgenerator verbunden sind, wobei de-" Ausgang des ersten Sch.Jtgliedes mit einem Lesesignaleingang des zugehörigen Speichers, der Ausgang des zweiten Schaltgliedes mit einem Eingabesignaleingang des dem anderen Mikrocomputer zugeordneten Speichers \ind der Ausgang des dritten Schaltgliedes mit dem INT-F.ingang des Mikroprozessors im anderen Mikrocomputer verbunden sind.

Die erfindungsgemäße Datenaustauschsteuerung gewährleistet in vorteilhafter Weise einen Datenaustausch zwischen zwei beliebig aufgebauten Mikrocomputern im Nahbereich, wobei eine Anpassung der Übertragungsgeschwindigkeit an die Verarbeitungsgeschwindigkeit der beteiligten Mikrocomputer ermöglicht ist. Der Vollduplex-Betrieb gestattet bei zeitlicher Entkopplung, daß die sonst erforderlichen Signale zur Hardwareüberwachung und zur Übertragungsquittung entfallen können, da der Datenaustausch zwischen den beiden Mikrocomputern generell programmgesteuert überwacht und die übertragenen Informationen formal auf Richtigkeit überprüft werden. Dabei kann der sendende Mikrocomputer durch den empfangenden Mikrocomputer über e'ien fehlerfreien Datentransfer mittels einer Datenübertragung in entgegengesetzter Richtung informiert werden, quasi in Form einer Softwarequittung. Auf diese Art kann die Datenaustauschsteuerung mit einem Minimum an Steuersignalen realisiert werden, was zu einem sehr geringen Hardwareaufwand führt. Dies begünstigt wiederum die Möglichkeit der Kopplung vieler unterschiedlicher Mikrocomputer zu einem Mehrrechnersystem. Auf Grund des Vollduplex-Betriebes ergibt sich noch der weitere Vorteil, daß keine Probleme zur Lösung des Konfliktfalles gleichzeitiger Anforderungen der beiden Partnerdatenverarbeitungsanlagen bezüglich eines Datenaustausches auftreten.

Ein Ausluhrungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird nachfolgend näher erläutert. Es zeigt

F i g. 1 das Blockschaltbild einer Datenaustauschsteuerung mit zwei Mikrocomputern,

Fig. 2 nähere Einzelheiten der Datenaustauschsteuerung,

Fig.3 bis 5 in mehreren Diagrarrnilinien Signale bei einer additiven bzw. verschachic'ten Übertragung sowie beim Duplex-Betrieb.

Das Blockschaltbild nach F i g. 1 zeigt zwei durch eine symbolisch angedeutete Übertragungsstrecke UE miteinander verkoppelte Mikrocomputer MR 1 und MR 2. deren Aufbau im Hinblick auf eine gute Übersichtlichkeit der Zeichnung sich auf einige wenige wesentliche Baugruppen beschränkt. In der Praxis können die beiden Mikrocomputer MR 1 und MR 2 durchaus einen unterschiedlichen Aufbau haben. Hiervon ausgenommen ist eine jeweils zu dem Mikrocomputer MR 1 bzw. MR2 gehörende Datenaustauscheinrichtung DAG1 bzw. DAG2. an welche die Übertragungsstrecke UE zur Potentialtrennung über optoelektronische oder optische Sender- und Empfangsbausteine angeschlossen ist.

Ein wesentlicher Bestandteil jedes der beiden Mikrocomputer MR 1 bzw. MR 2 ist der Mikroprozessor CPU 1 bzw. CPU2 selbst, an dem ein externer Taktgenerator 7"Gl bzw. TC 2 angeschlossen ist. Dieser Taktgenerator liefert die für die Steuerung des zugehörigen Mikroprozessors CPUX bzw. CPU2 und den diesem zugeordneten weiteren Baugruppen erforderlichen Steuertakte Φ 1 und Φ 21 bzw. Φ \2 und Φ 22. Ein weiteres Taktsignal TL 1 bzw. TL2, das gegenüber den anderen beiden Steuertakten Φ 11 und Φ 21 bzw. Φ 12 und Φ 22 zeitlich verschoben ist, wird vom Taktgenerator 7"Cl bzw. TG 2 über die Leitung L 11 bzw. L 21 ausgegeben. An einem bidirektionalen Datenbus DS 1 bzw. DS2 und an einen Adreßbus 45 1 bzw. AS2 des Mikroprozessors CPU \ bzw. CPU2 ist ein Systemspeicher SSR 1 bzw. SSR 2, eine Eingabeeinheit FT\ bzw. ET2, eine Ausgabeeinheit ATi bzw. nT2 sowie die jeweilige Datenaustauscheinrichtung DAG 1 bzw. DAG2 angeschlossen. Der Systerrispeicher SSR 1 bzw. SSR 2 hat die Aufgabe, Oaten bzw. Programme aufzunehmen und kann in Abhängigkeit vom jeweiligen Anwendungsfall des Mikrocomputers MR 1, MR2 aus mehreren, durchaus verschiedenen Speichern aufgebaut sein. Entsprechendes gilt auch sinngemäß für die Eingabeeinheit ETl bzw. ET2, in die über eine Anzahl von Eingangsleitur.gan EGX bzw. EG 2 Informationen eines durch den betreffenden Mikrocomputer MR 1 bzw. MR 2 zu steuernden Prozeß erhält. Es können üto mehrere verschiedene Eingabeeinheiten vorgesehen werden. Ähnliches gilt sinngemäß für die Ausgabeeinheit ATX bzw. AT2, deren Ausgangsleitungen mit AGX bzw. AG 2 bezeichnet

sind, über welche die von dem betreffenden Mikrocomputer MR 1 bzw. MR 2 zur Prozeßsteuerung erstellten Informationen ausgegeben werden.

An den Datenbus DSX bzw. US2 ist eine für die Funktion des Mikrocomputers MR 1 bzw. MR 2 ebenfalls wesentliche Baugruppe in Form eines Zustandsspeichers ZR X bzw. ZR 2 angeschlossen. Dieser hat die Aufgabe, die jeweils zu Beginn eines jeden Zyklus vom zugehörigen Mikroprozessor CPU 1 bzw. CPU2 auf den Datenbus USI bzw. DS2 gegebenen Zustandsinformationen zwischenzuspeichern. Der Zustandsspeicher ZR X bzw. ZR 2 ist über eine Leitung /.12 bzw. L 22 zusätzlich mit dem Mikroprozessor CPUi bzw. CPU2 verbunden zur Übernahme eines Synchronisierungssignals SYNCi bzw. SYNC2. Über eine Leitung L 13 bzw. L 23 erhält das Zustandsrcgister ZR 1 bzw. ZR 2 vom Taktgenerator TG i bzw. TG 2 den Sieueriaki Φ i i bzw. Φ \2. Elitic dem Zustandsspeicher ZRi bzw. ZR 2 nachgeordnete Verknüpfungsschaltung VG1 bzw. VG 2, die beim Ausführiingsbeispiel global als einzelne Baugruppe dargestellt ist, enthält in der Praxis in bekannter Weise eine Anzahl von verknüpfenden Schaltgliedern, welche die Aufgabe haben, mehrere im zugehörigen Zustandsspeicher ZR i bzw. ZR 2 zwischengespeicherte Zusiandsinformationen mit vom Mikroprozessor CPi/ I bzw. CPt '2 ausgegebenen Steuersignalen DBINi und WR 1 bzw. DBIN 2 und WR 2 zu verknüpfen. Weitere in dem Zustandsspeicher ZR i bzw. ZR 2 zwischengespeicherte Zustandsinformationen werden über nicht dargestellte Ausgangsleitungen an Einrichtungen abgegeben, die im Zusammenhang mit dem Ausführungsbeispiel nicht näher erläutert sind, da sie für das Verständnis der Erfindung keinen Beitrag liefern. Die in der Verknüpfungsschaltung VGl bzw. VG 2 gebildeten Steuersignale IOWi. /OR 1. MEMRi und MEMWi bzw. /OIV2. IOR2, MEMR 2 und MEMW2 mit folgenden Bedeutungen »Ausgabeeinheit schreiben«, »F.ingabecinheit lesen«, »Speicher lesen« und »Speicher schreiben« werden über diesbezüglich zugeordnete Leitungen L 14. L 15. L 16 und L 17 bzw. L 24, L 25. L 26 und L 27 der Ausgabeeinheit ATi bzw. A T2, der F.ingabeeinhcit ETX bzw. ET2 und schließlich dem Systemspeicher SSRX bzw. SSR 2 zugeführt. Die Steuersignale /OR X und IOWX bzw. IOR2 und IOW2 gelangen zusätzlich auf die Datenaustauscheinrichtung DAGX bzw. DAG2. Nähere Einzelheiten über die Daten- und Steuersignalverarbeitung in den beiden Datenaustauscheinrichtungen DAGX und DAG2 werden anhand von F i ^. 2 noch näher erläutert.

Fig. 2 zeigt im Blockschaltbild die beiden übereinstimmend symmetrisch aufgebauten Datenaustauscheinrichtungen DAGX und DAG 2, die verbunden mit Hilfe der Übertragungsstrecke UE (Fig. I) die Datendustauschsteuerung hardwaremäßig für die beiden Mikrocomputer MR X und MR2 (Fig. 1) bewerkstelligen. Wesentlicher Bestandteil der beiden Datenaustauscheinrichtungen DAG X und DAG2 ist je ein nach dem First-In-First-Out-Prinzip arbeitender Speicher FIFOX bzw. FlFOZ Derartige Speicher bietet beispielsweise die Firma FAIRCHILD unter der Nummer 3351 an. Diese Speicher haben die Eigenschaft, daß die über deren Eingang bitparallel eingegebenen Datenworte nacheinander in der Reihenfolge ihrer Eingabe Wort für Wort bis zum Ausgang des Speichers weitergeleitet werden und dort in derselben Reihenfol ge wieder zur Ausgabe erscheinen, in welcher sie in den Speicher eingegeben wurden. Sowohl die Eingabe, als auch die Ausgabe aus den Speichern wird gesteuert durch besondere Signale, deren Erzeugung im Zusammenhang mit noch zu erläuternden Baugruppen näher beschrieben wird.

Der Speicher FIFOX bzw. FIFO 2 in der Datenaustauscheinrichtung DAG X bzw. DAG 2 ist ausgangssei- tig mit dem Datenbus USI bzw. DS2 des zugehörigen Mikrocomputers MR X bzw. MR 2 verbunden. Der Datenbus DS 1 ist ferner über einen in der Datenaustauscheinrichtung DAGl befindlichen Leitungstreiber LR 11 sowie einen Leitungstreiber LR 22 in der Datenaustauscheinrichtung DAG 2 mit dem Eingang des Speichers FIFO 2 verbunden. Andererseits ist der Datenbus DS2 über einen Leitungstreiber LR 21 in der

is Datenaustauscheinrichtung DAG2 sowie über einen Leitungstreiber LR 12 in der Datenausiaus'.heinrichtung DAG2 mit dem Eingang des Speichers FIFOX verbunden.

In jeder der beiden Datenaustauscheinrichtungen DAG X und DAG 2 ist ferner ein Adreßdecoclierer AR 1 bzw. AR 2 vorgesehen, der an den Adreßbus AS 1 bzw. -4S2 angeschlossen ist. An einen ersten Ausgang A 11 bzw. A 21 des Adreßdecodierers AR 1 bzw. AR 2 ist ein Schaltglied in Form eines UND-Gliedes UH bzw. i/21 angeschlossen, dessen zweiter Eingang mit der Leitung L 14 bzw. L 24 verbunden ist und so das Steuersignal lOR 1 b? ■». lOR 2 hält. Das UND-Glied U 11 bzw. L/21 ist ausgangsseitig mit einem Lesesignaleingang LES I bzw. LES 2 des Speichers FIFO I bzw. FIFO 2 verbunden. Damit erfüllt das UND-Glied i/11 bzw. L/21 die Aufgabe, mit Hilfe eines zu gegebener Zeit ausgegebenen Lesesignals den zugehörigen Speicher FIFO I bzw. FIFO 2 auszulesen, wobei die gespeicherten Informationen auf den Datenbus USl bzw. US2 gegeben werden.

An einen Ausgang A 12 bzw. A 22 des Adreßdecodierers AR 1 bzw. AR 2 sind zwei weitere Schaltglieder in Form von UND-Gliedern U12 und U X3 bzw. L/22 und U23 angeschlossen. Das UND-Glied U 12 bzw. L/22 ist mit seinem zweiten Eingang mit der Leitung L 11 bzw. L 21 verbunden zur Übernahme der von Taktgenerator TG 1 bzw. TG 2 ausgegebenen Taktsignale TL 1 bzw. ΓΖ.2 (Fig. 1). Das UND-Glied L/12 bzw. U22 hat die Aufgabe, programmgemäß ein Steuersignal DUTI bzw. DUT2 zu erzeugen, bei dessen Vorhandensein der Speicher FIFO2 bzw. FIFOX in der jeweils anderen Datenaustauscheinrichtung DAG2 bzw. DAGi angebotene Informationen einspeichert. Zu dem Zweck ist das UND-Glied U 12 bzw. L/22 mit einem Eingabesignaleingang ESG 2 bzw. CSGl des in der anderen Datenaustauscheinrichtung DAG 2 bzw. U,4G 1 vorhandenen Speichers FIFO 2 bzw. FIFO X verbunden.

Der zweite Eingang des jeweils dritten UND-Gliedes U13 bzw. U 23 in jeder der Datenaustauscheinrichtun- gen DAG X bzw. DAG 2 ist an die Leitung L 15 bzw. L25 (Fig. 1) angeschlossen, über welche von der Verknüpfungsschaltung VG1 bzw. VG 2 das Steuersignal /OWl bzw. IOW2 übertragen wird. Durch die Verknüpfung der zugeführten Signale erzeugt das UND-Glied t/13 bzw. U23 einen Unterbrechungsbe fehl ABU 1 bzw. ABU2, der über die Leitung L 28 bzw. L18 zum Mikroprozessor CPU2 bzw. CPU X des jeweils anderen Mikrocomputers MR 2 bzw. MR1 übertragen wird. Die Leitung L 28 bzw. L18 ist mit dem Eingang INT2 bzw. INT \ des Mikroprozessors CPU 2 bzw. CPUi verbunden. Die in den beiden Datenaustauscheinrichtungen DAGX und DAG2 symbolisch vorgesehenen Verstärker EVRU, EVR IZ EVR 13 und

EVR 14 bzw. EVR 2i. EVR 22. EVR 23 und EVR 24 dienen in bekannter Weise zu Entkopplungszwecken.

Die Diagramme gemäß F i g. 3, 4 und 5 zeigen einige Arbeitsbeispiele der Datenaustauschsteuerung, wobei die Bezugs/eichen für die einzelnen Diagrammlinien so gewählt wurden, daD sich in sinnfälliger Weise eine Zuordnv^J ^zu den Steuersignaleingängen der Speicher FIFOi uno FIFO 2 sowie der beiden Mikroprozessoren CPUi und CPU 2 ergeben. Die in den Diagrammlinien \ESG2. UNT2 und 1/./Γ.9 2 dargestellten Impulse entsprechend einer additiven Übertragung von Informationen Venn Mikrocomputer MR 1 zum Mikrocomputer MR 2 (F ig. I). Bei dieser Übertraglingsart erfolgt das Auslesen der in dem Speicher FIFO 2 zwischengespeicherten Informationen erst nach vollständiger Eingabe des an den Mikrocomputer MR 2 zu übertragenden Datenblockes. Hierdurch addieren sich die '7 n't* r%n f:\w- ,Inn I IknrlFnii.mnr · ■ η Λ I t\c ni irt w rt ·» M ►·

Die in den Diagrammlinien 2ESG 2, 2INT2 und 21.ES 2 gemäß F i g. 4 dargestellten Signale veranschau-

liehen eine sogenannte verschachtelte Informationsübertragung zwischen den beiden Mikrocomputern MR 1 und MR 2 über deren Datenaustauscheinriehtungen DAG i und DAG 2. Bei dieser Übertragungsweise können unterschiedliche Verarbeitungsgeschwindigkeiten der beteiligten Mikroprozessoren durch eine gezielte Übergabe des über die Leitung /.28 geführten Unterbrechungsbefehls ABU 1 so ausgeglichen werden, daß der Datenaustausch zwischen den Systemspeichern SSR t und SSR 2 über den Speicher FIFO 2 allein durch die Verarbeitungsgeschwindigkeit des langsameren Mikrocomputers MR I bestimmt wird.

Das Impulsdiagramm gemäß F i g. 5 zeigt', in den Diagrammlinien 3ESG 1, 3INTi, 3LESi, 3ESG2, 3INT2 und 3LES2 Steuersignale, die beim Vollduplex-Betrieb wirksam sind. Hierbei wurde beispielsweise vorausgesetzt, daß die Verarbeitungsgeschwindigkeiten der beiden Mikrocomputer für dss Lesen und d?? 5irhrpihpn der Speicher FIFC 1 und FIFO2 gleich sind.

Hierzu 3 Blatt Zeichnungen

Claims (1)

1. Patentanspruch;

   Datenaustauschsteuerung für zwei Mikrocomputer, die je im wesentlichen aus einem durch einen Taktgenerator gesteuerten Mikroprozessor bestehen, an dessen Datenbus ein Systemspeicher für Programme und Daten sowie Ein- und Ausgabeeinheiten angeschlossen sind, die durch über einen Adreßbus geführte Adressen und gesonderte Steuersignale aktiviert werden, und mit einem an den Datenbus angeschlossenen Zustandsspeicher für Zustandsinformationen sowie mit zur Erzeugung von Steuersignalen für den Systemspeicher und die Ein- und Ausgabeeinheiten vorgesehenen Verknüpfungsgliedern, die mit dem Zustandsspeicher und dem Mikroprozessor verbunden sind, dadurch gekennzeichnet, daß für jeden Mikrocomputer (MRX, MR 2) ein nach dem First-In-First-Out-Prinzip arbeitender Speicher (FlFOX, FIFO 2) vorgesehen ist, der ausgangsscitig mit dem Datenbus (DS 1, DS2) des zugehörigen Mikrocomputers (MR 1, MR2) und eingangsseitig mit dem Datenbus (DS2, DS1) des jeweils anderen Mikrocomputers (MR 2, MR X) verbunden ist, daß jedem Mikrocomputer (MR 1, MR 2) ein gesonderter, an den zugehörigen Adreßbus (AS 1, ,452) angeschlossener Adreßdecodierer (AR X, AR2) zugeordnet ist, der drei Schaltglieder (U 11, LM2, LM3 bzw. t/21. £722, U23) steuert, von denen das erste und dritte mit den die Steuerst 'die (!OR \.1OW\ bzw. /OZ? 2, IOW2) liefernden Verknüpfungsgliedern (VGl, VG2) des beireffenden Mikrocomputers (MR 1, MR 2) und das zweite (L/12 bzw. U2~) zur Übernahme von Taktsignalen (TL 1 bzw. TL2) liiit dem zugehörigen Taktgenerator (TCl bzw. TG2) verbunden sind, wobei der Ausgang des ersten Schaltglicdes (LMl bzw. L/21) mit einem Lesesignaleingang (LES \ bzw. LES2) des zugehörigen Speichers (FIFOX bzw. FIFOT). der Ausgang des zweiten Schaltgliedes (U 12 bzw. L/22) mit einem Eingabesignaleingang (ESG2 bzw. ESG 1)des dem anderen Mikrocomputer (MR2 bzw. MR 1) zugeordneten Speichers (FIFO2 bzw. FIFO I) und der Ausgang des dritten Schaltgliedes (U 13 b/w. L/23) mit dem INT-Eingang (INT2 bzw. INTX) des Mikroprozessors (CPU2 bzw. CPUi) im anderen Mikrocomputer (MR 2. MR 1) verbunden sind.

   Die Erfindung bezieht sich auf eine Datenaustaufchsteuerung für zwei Mikrocomputer, die je im wese.nlichen aus einem durch einen Taktgenerator gesteuerten Mikroprozessor bestehen, an dessen Datenbus ein Systemspeicher für Programme und Daten sowie Ein- und Ausgabeeinheiten angeschlossen sind, die durch über einen Adreßbus geführte Adressen und gesonderte Steuersignale aktiviert werden, und mit einem an den Datenbus angeschlossenen Zustandsspeicher für Zustandsinformationen sowie mit zur Erzeugung von Steuersignalen für den Systemspeicher und die Ein- und Ausgabeeinheiten vorgesehenen Verknüpfungsgliedern, die mit dem Zustandsspeicher und dem Mikroprozessor verbunden sind.

   Nach den Großanlagen zur Datenverarbeitung und den Mirticomöutern hat sich der Mikrocomputer einen beachtlichen Elektronikmarkt erobert Das Herz jedes Mikrocomputers ist ein Mikroprozessor, der auf einem einzigen Halbleiterchip unter Vereinigung mehrerer tausend Bauelemente ein Steuer- und Rechenwerk aufweist. Im Rechenwerk des Mikroprozessors werden arithmetische und logische Operationen ausgeführt Das Steuerwerk des Mikroprozessors sorgt für die ordnungsgerechtere Ausführung der eingegebenen Befehle und koordiniert die Benutzung der Informatiimswege zwischen dem Mikroprozessor sowie mehreren Speicherbausteinen bzw. Ein- und Ausgabeeinheiten.

   Jeder Mikrocomputer enthält neben dem Mikroprozessor in Abhängigkeit von den zu lösenden Aufgaben eine mehr oder weniger große Anzahl weiterer hochintegrierter Bauelemente. Bei vielen Mikroprozessoren ist der erforderliche Taktgeber nicht mit in dem Baustein vorhanden, so daß eine Taktstromversorgung in Form eines gesonderten Bauelementes vergesehen werden muß. Eine weitere wesentliche Funktionseinheit des Mikrocomputers ist der Systemspeicher, der meist aufgeteilt wird in einen Datenspeicher und einen Programmspeicher, in welchem das für den jeweiligen Verwendungszweck des Mikrocomputers erforderliche Anwenderprogramm fest gegen Stromausfall gesichert enthalten ist. Als Programmspeicher dienen beispielsweise Festwertspeicher mit wahlfreiem Zugriff (ROM). Der Datenspeicher des genannten Systemspeichers speichert diejenigen Informationen, die sich ständig ändern. Für diesen Anwendungsfall werden Schreib-Lese-Speicher mit wahlfreiem Zugriff (RAM) verwendet. Zum Datenaustausch mit der Umwelt enthält der Mikrocomputer ferner Ein- und Ausgabeeinheiten. Diese und der Systemspeicher sind mit dem Mikroprozessor einerseits über einen bidirektionalen Datenbus und andererseits über einen Adreßbus verbunden. Über den Datenbus werden wahlweise Daten eingegeben bzw. ausgegeben. Zu besonderen Zeitlagen, bei denen sichergestellt ist, daß auf dem Datenbus noch keine Daten vorhanden sind, werden über diesen vom Mikroprozessor sogenannte Zustandsinformationen an einen Zustandsspeicher ausgegeben. Diese Informationen dienen später zu Steuerzwecken. Die Zustandsinformationen werden unter anderem mit anderen Steuersignalen des Mikroprozessors verknüpft und dienen zur Steuerung des Systemsspeichers sowie der Ein- und Ausgabeeinheiten.

   Aus der DE-OS 26 35 592 ist ferner eine Schaltungsanordnung zum Abruf von Prozessor- und Speicheranforderungen in einer Multiprozessoranlage mit einer Vielzahl von Prozessoren, wenigstens einem Speicher, der eine Vielzahl getrennt adressierbarer Abschnitte besitzt, und einem Zeitmultiplex-Sammelleitungsnetzwerk, das jeden Prozessor mit jedem Speicherabschnitt verbindet, bekannt. Bei diesem Multiprozessor-Abrufsystern geht es nicht um die Problematik des Datenaustausches zwischen zwei Computern, sondern um die Lösung von Problemen, die vorliegen, wenn in Multiprozessoranlagen mehrere Rechner miteinander um einen Zugriff zu einem Hauptspeicher konkurrieren, da der Hauptspeicher zeitlich gesehen meistens nur einen einzigen Rechner bedienen kann.

   Diese und weitere bekannte technische Einzelheiten von Mikrocomputern sind beschrieben in der Firmendruckschrift der Firma INTEL CORPORATION »Form CPU to software«. Nr. MCS-064-474/25K, 1974.

   Zur Bildung eines Mehrrechnersystems müssen die Mikroprozessoren von mindestens zwei Mikrocomputern über eine Datcnaustauschsteucrung, also über ein