DE2260584B2 - Eimerkettenschaltung und Verfahren zu ihrer Herstellung - Google Patents

Eimerkettenschaltung und Verfahren zu ihrer Herstellung

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Description

eine erste Gruppe Metallschichten 5a, 56, Sc und eine zweite Gruppe 6a und 66 auf der isolierenden Schicht 4 und einem p-leitenden Eingangsbereich 7 zur Bildung eines PN-Ubergangs mit dem Substrat 1. Die erste Gruppe Metallschichten 5a, Sb und 5c sind elektrisch miteinander verbunden. Die zweite Gruppe Metallschichten 6a, 6b sind ebenfalls elektrisch miteinander verbunden.
Ein erster MOS-FET Tr \ ist durch eine erste Inselzone 2a (Quellenbereich), eine zweite Inselzone 3a (Senkenbereich), eine Siliciumdioxidschicht 4 und die Metalischicht 6a (Steuerbereich bzw. Torelektrode) gebildet
Ein zweiter MOS-FET 7r2 ist in ähnlicher Weise aus der Inselzone 3a (Quellenbereich), der Inselzone Ib (Senkenbereich), der Isolierschicht 4 und der Metallschicht 56 (Torelektrode) gebildet
Ein dritter und vierter Transistor sind in ähnlicher Weise gebildet, wie F i g. t zeigt. Diese Transistoren arbeiten in bekannter Weise als Schalter.
Zwischen den Transistoren sind Kondensatoren Ci, C2, CJ, angeordnet, die jeweils aus einem Steuerbereich, einer Isolierschicht und einer Halbleiterzone gebildet sind. Diese Anordnung wird im folgenden als MIS-Anordnung bezeichnet
Das Diagramm der F i g. 3 zeigt den Verlauf von an die Torelektroden der Eimerkettenschaltung angelegten Spannungen Φ 1 und Φ 2 mit den Werten Null bzw. VP zur Übertragung von Informationen darstellenden Ladungen.
Hat die Spannung 0 Volt, dann werden die MOS-FET gesperrt, und die zwischen ihnen angeordneten Kondensatoren speichern die Information. Ist die Spannung auf dem niedrigen Wert von VP Volt, dann sind die Transistoren leitend, und die Kondensatoren werden entladen. In den Zeitperioden t1, /3, i5 und f 7 sind die Spannungen Null, und es erfolgt eine Informationsspeicherung in einem bestimmten Kondensator. In den Perioden (2 und f 6 ist nur die Spannung Φ 2 νΦ, und in der Periode 14 ist nur die Spannung Φ 1, νΦ, so daß in den Perioden /2, (4 und t6 die Information von einem bestimmten Kondensator zum nächsten übertragen wird.
Die maximale elektrische Ladung, die gespeichert und übertragen wird, beträgt Q= -(νΦ- Vfe^Cwobei ΥΦ die in Fig.3 gezeigte Spannung, Vfe die effektive Schwellenspannung des MOS-FET Tr 1 usw. und C die Kapazität des Kondensaters C1 usw. ist Der Übertragungswirkungsgrad solch einer Schaltung ist jedoch für hochfrequente Taktimpjlse von etwa 10 Mhz oder mehr, wie sie bei Videosignalsystemen verwendet werden, nii-ht ausreichend.
Die Tabelle der F i g. 4 zeigt die Spannungsänderung der beiden Inselzonen 2b (V 1) und 36 (V2) während der Perioden ti, t2 usw. Die Information nimmt somit zahlreiche Zustände zwischen dem Maximalwert CW= -(VP- Vte) C und dem Minimalwcrt <?«,/„=0 an.
Wenn die Ladungen CW=[I] und Qm«,=[0] von der Inselzone 2b zur Inselzone 3b, dem Quellen- bzw. Senkenbereich des FET i3 übertragen werden, ändert sich die Information [0] während der Übertragungsperiode.
Zuerst wird in der Periode /1 der Kondensator Ci geladen, und der Bereich 2b wird auf Kl=OVoIt gehalten, der Kondensator C2 ist leer, und der Bereich 3b wird auf V2 = VP- Yle<0gehalten.
In der Übertragungsperiode f 2 ist 0 2·= V*P<0 tritt
ein Kanalbereich zwischen dem Quellenbereich 2b und dem Senkenbereich 36 auf, und es werden Ladungen Ober diesen Kanal übertragen. Der Bereich 26 wird daher frei und Vi = VP- Vte, während der Bereich 36 geladen wird und V2= VQ wird.
In der Periode <3 ist Φ 2=0, VX=VP-Vte und V2=0, wobei Ladungen im Kondensator C2 gespeichert werden.
In der Periode ί 4 ist Φ 1 = νΦ, die Information [1] geht vom Kondensator C2 auf den nächsten Kondensator C3 über und die nächste Information [0] erscheint gleichzeitig am Kondensator C1.
In der Periode i5 ist Vi = VP-Vte, und die Information [0] wird im Kondensator Ci gehalten, während der Kondensator CI entladen ist
In der Periode f 6 wird die Information [0] von Ci nach C2 übertragen. In dieser Periode erfolgt eine Änderung der effektiven Schwellspannung Vie; und Vl wird VP -(Vts-Δ Vte) und V2 wird 2VP-(Vte+AVteX
In der Periode 17 wird Vl zu V&- (Vte+Δ Vte) und V2 zu VP-(Vte-aVte). Im Idealtall sollte Vl VP- Vfeund V2ebenfalls VP- Vresein.
Es wird angenommen, daß die Wirkungsgradvirringerung darauf zurückzuführen ist daß das Potential des Senkenbereiches eine Einwirkung auf den Wert Vie und den Maximalwert der übertragenen Information hat
Der Aufbau der Schaltung wird als Ursache für diese Auswirkungen auf den Wert Vie am Kanalbereich des MOS-FET insbesondere infolge der Lage des Senkenbereichs jedes MOS-FET angesehen.
Anhand der F i g. 5, die einen vergrößerten Ausschnitt der Eimerkettenschaltung der F i g. 1 zeigt wird nun diese Auswirkung des Drainbereichs untersucht Der gezeigte MOS-FET besteht aus einem n-leitenden Halbleitersubstrat 1, p-leitenden Inselzonen 2 und 3, einer SiOrlsolierschicht 4, einer Torelektrode 5, pn-Übergänge jS und jD zwischen den Zonen ?. und 3 und dem Substrat 1, einer Verarmungsschicht 8, die durch die in Sperrichtung vorgespannten pn-Übergänge verursacht wird, und einem Kanalbereich 9 zwischen den Inselzonen, wobei von der Inselzone 3 eine elektrische Feldlinie 10 ausgeht. Wenn sich die elektrische Feldlinie 10 bis zu der Kante 11 des Überganges jS erstreckt, wird der Weri Vfe geändert. Die Vergrößerung des Abstandes zwischen den benachbarten Übergängen /5 und jD, also die Änderung der Länge des Kanalbereichs, ergibt eine Verringerung des Einflusses der elektrischen Feldlinie. Ein langer Kanalbereich verringert jedoch den Stromverstärkungsfaktor des MOS-FET und bewirkt eine Verringerung der Informationsübertragungsgeschwindigkeit.
F i ίζ 6 zeigt die Eimerkettenschaltung der Erfindung. Diese besteht aus einem η-leitenden Halbleitersubstrat 31, Rinnen 30 im Substrat 31, p-leitenden Inselzoneh 32a, 33a, 326 und 336 aus Silicium auf der einen Seite des Substrats, einer SKVIsolierschicht 34 auf dem Substrat und den Inselzonen und Metallschichten 36a, 37a, 366 und 376 auf der Isolierschicht 34. Die Elektroden bildenden Metallschichten 36a und 366 sind über eine gemeinsame Leitung mit einem Anschluß 7*1 verbunden, und die Elektroden bildenden Metaüschichten 37a und 376 sind ebenfalls durch eine gemeinsame Leitung mit einem Anschluß Tl verbunden. Außerdem sind ein p-leitender Eingangskontakt 38 aus Silicium und eine mit einem Anschluß 73 verbundene Eingangselektrode 39 vorgesehen.
Ein erster MOS-FET Tr 1 ist durch die einen
Quellenbereich bildende Inselzone 32a, die einen Senkenbereich bildende Inselzone 33a, die Isolierschicht 34 und die eine Torelektrode bildende Metallschicht 37a hergestellt Weitere Transistoren sind in gleicher Weise aufgebaut
Das Ersatzschaltbild dieser Eimerkettenschaltung entspricht dem der F i g. 3. Den Anschlüssen Ti und 7*2 werden wiederum Spannungen Φ 1 und Φ 2 zugeführt.
Fig.7 zeigt einen vergrößerten Ausschnitt der Eimerkettenschaltung der F i g. 6 mit einem n-leitenden Siliciumsubstral 20, zwei benachbarten, p-leitenden Inselzonen 22 und 23, einer die Oberfläche des Substrats und der Inselzonen bedeckenden Isolierschicht 24 und einer einen Kanalbereich 26 unter der Isolierschicht 24 bildenden Metallelektrode 25 und einer Verarmungsschicht 27, die gebildet wird, wenn die pn-Übergänge jS und JD durch Ladungsübertragung und die Torelektrodenspannung in Sperrichtung vorgespannt werden. Die p-ieitenden inseizonen 22 und 23 sind höher angeordnet als der Kanalbereich 26, der durch die Rinne 21 zwischen den Inselzon Inselzonen 22 und 23 gebildet ist. Die Übergänge jS und JD sind eben, und es besteht keine Krümmung in Querschnittsrichtung längs der Reihe der MOS-FET.
Die gezeigte: elektrische Feldlinie 28 hat einen vernachlässigbar geringen Einfluß auf den Kanalbereich und den Wert Vtc, weil sich die Feldlinie 28 nur bis zu der Kante 29 des Quellenbereichs 22 von dem .Senkenbereich 23 aus erstreckt.
Daher wird die kleine Änderung Δ Vte in Fig. 4 nahezu Null, und der konstante Wert von Vtc vergrößert den !.adungsübertragungswirkungsgrad im Vergleich zum Stand der Technik ohne Verringerung der Transportgeschwindigkeit.
Anhand der F i g. 8 bis 13 wird nur ein Verfahren zur Herstellung der Eimerkettenschaltung beschrieben. In einem η-leitenden Siliciumsubstrat 40 (Fig. 8) wird durch Diffusion eine p-leitende Schicht 41 gebildet (Fig. 9). Eine Siliciumdioxidschicht 42 wird auf der p-leitenden Schicht 41 gebildet und an bestimmten Stellen zur Bildung von Inselzonen geätzt, um die p-leitende Schicht 41 freizulegen (F i g. 10). Die p-leitende Schicht 41 wird ebenfalls teilweise geätzt, so daß das η-leitende Substrat freigelegt wird (Fig. II) und dadurch Inselzonen gebildet werden. Durch Oxidation wird eine zweite isolierende Schicht 44 gebildet, die das freigelegte η-leitende Substrat und die n-leitenden Inselzonen bedeckt (Fig. 12). Eine Metallschicht, zum
ίο Beispiel aus Aluminium, wird auf die zweite isolierende Schicht 44 aufgebracht und zur Bildung von Torelektroden 45 teilweise geätzt (F i g. 13).
Ein weiteres Herstellungsverfahren wird nun anhand der F i g. 14 bis 19 erläutert. Das η-leitende Siliciumsub-
υ strat 40 wird mit einer Si)N<-Schicht 46 bedeckt (Fig. 14), die zur Bildung von Fenstern geätzt wird (Fig. 15). Nach selektiver thermischer Oxidation wird eine dicke SiOi-Schicht 47 (Fig. 16) gebildet, und die SijNYSchicht wird entfernt (Fig. ί7). Die p-ieitende Schicht 41 wird durch Diffusion selektiv gebildet (Fig. 18), und zwar derart, daß ihr Boden über dem der SiO2-Schicht 47 liegt. Nach Entfernen der SiO2-Schicht wird eine zweite Oxidschicht 44 gebildet, die das η-leitende Substrat und die p-leitenden Inselzonen
>~> bedeckt. Die Metallschichten 45 bilden Torelektroden (Fig. 19).
Anhand der Fig. 20 bis 24 wird nun ein weiteres Herstellungsverfahren beschrieben. Eine SiO2-Isolierschicht 44 wird auf dem n-leitenden Siliciumsubstrat 40
«ι gebildet (F i g. 20) und teilweise geätzt (F i g. 21). Danach werden Epitaxialschich;en 48 und 49 auf der freigelegten Substratoberfläche gebildet. Die Schicht 48 ist η-leitend und die Schicht 49 p-leitend und bildet Inselzonen. Eine weitere Isolierschicht 50 wird dann
υ auch auf den Inselzonen und der Isolierschicht 44 gebildet (Fig. 23), und Torelektroden bildende Metallschichten 45 werden anschließend auf die Isolierschicht 50aufgebracht(Fig. 24).
Hierzu 3 Blatt Zeichnungen

Claims (7)

Patentansprüche; der Isolierschicht Steuerelektroden gebildet werden (F ig. 24).
1. Eimerkettenschaltung, bestehend aus einem Halbleitersubstrat des einen Leitfähigkeitstyps, in dem durch Inselzonen des anderen Leitfähigkeitstyps wenigstens zwei FET mit Quellen-, Senken-, Kanal- und Steuerbereich gebildet sind, und einer Isolierschicht, die den Quellen-, Senken- und. ι ο Kanalbereich eines jeden FET bedeckt, dadurch gekennzeichnet, daß die Senkenbreiche (33a; 22) der Transistoren (TrI, Tr2) höher liegen als die Kanalbereiche (35; 26).
2. Eimerkettenschaltung nach Anspruch 1, da- is durch gekennzeichnet, daß die Senkenbereiche (33a; 22) Ober das Substrat (31) vorstehen.
3. Eimerkettenschaltung nach Anspmch 1 oder 2, dadurch gekennzeichnet, daß jedem FET (Tr 1, Tr 2) ein Kondensator (Ci, C2) zugeordnet ist, der von dem Steucrticrcich, der Isolierschicht (34) und dem Senkenbereich (33a) gebildet wird.
4. Eimerkettenschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Inselzonen (38) durch Einschnitte (30) getrennt sind.
5. Verfahren zur Herstellung der Eimerkettenschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß auf einem η-leitenden Substrat durch Diffusion eine p-Ieitende Schicht gebildet wird (Fig.9), daß eine Silizioumdioxydschicht auf der p-leitenden Schicht gebildet und durch Ätzen Teile dieser Schicht freigelegt werden (Fig. 10), daß das η-leitende Substrat durch Ätzen zur Bildung der Inselzonen teilweise freigelegt wird (Fig. H), daß durch Oxidation eine zweite Isolierschicht gebildet wird (F i g. 12), daß die zweite Isolierschicht mit einer Metallschicht bedeckt wird, und daß die Metallschicht zur Bildung von Steuerelektroden teilweise geätzt wird (F i g. 13).
6. Verfahren zur Herstellung einer Eimerkettenschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein η-leitendes Substrat mit einer Si3N4-SChIcIu bedeckt wird (Fig. 14), daß durch Ätzen Teile der Si3N4-Schicht entfernt werden (Fig. 15), daß auf den freiliegenden Teilen des η-leitenden Substrats durch thermische Oxidation eine dicke Siliziumdioxydschicht gebildet wird (Fig. 16), daß die SijNvSchicht entfernt wird (Fig. 17), daß auf den frei liegenden Teilen des η-leitenden Substrats durch Diffusion p-leitende so Inselzonen gebildet werden, deren Tiefe geringer als die der Siliziumoxydschicht ist (Fig. 18), daß die Siliziumdioxydschicht entfernt wird, und daß die p-leitenden Inselzonen und die freiliegenden Teile des η-leitenden Substrats mit einer weiteren Oxydschicht bedeckt und auf dieser Steuerelektroden gebildet werden (Fig. 19).
7. Verfahren zur Herstellung der Eimerkettenschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß auf einem η-leitenden Substrat eine Isolierschicht gebildet wird (F i g. 20), daß die Isolierschicht durch Ätzen teilweise entfernt wird (Fig.21), daß auf den frei liegenden Teilen des η-leitenden Substrats eine η-leitende Epitaxialschicht in Form von Inselzonen gebildet werden (F i g. 22), daß auf den Inselzonen und den frei liegenden Teilen des η-leitenden Substrats eine Isolierschicht gebildet wird (Fig.23), und daß auf Die Erfindung betrifft eine Eimerkettenschaltung entsprechend dem Oberbegriff des Anspruchs 1.
Aus »Electronics«, Juni 1971, Seiten 50—59 ist eine Eimerkettenschaltung in Halbleiterbauweise bekannt Diese Eimerkettenschaltung wird dadurch hergestellt, daß in der ebenen Oberfläche des Halbleitersubstrats Inselzonen gebildet werden, die durch entsprechende Beschallung FETs ergeben, die durch Kondensatoren verbunden sind. Der Nachteil dieser bekannten nimerkettenschaltung liegt darin, daß bei der Informationsübertragung eine Änderung der Schwellenspannung der FETs auftritt, die sich auf die Größe der Spannung an den Inselzonen und damit die Wirksamkeit der Informationsübertragung auswirkt. Diese Änderung der Schwellenspannung ist darauf zurückzuführen, daß sich die elektrischen Kraftlinien eines Senkenbereichs bis in den pn-Bereich des benachbarten Quellenbereichs erstrecken.
Der Erfindung liegt die Aufgabe zugrunde, die Eimerkettenschaltung der eingangs genannten Art derart auszubilden und ein Herstellungsverfahren für diese Eimerkettenschaltung zu schaffen, daß die Schwellwertspannung der einzelnen FETs möglichst stabil ist
Gelöst wird diese Aufgabe gemäß der Erfindung durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale. Zweckmäßige Ausgestaltungen ergeben sich aus den Unteransprüchen 2 bis 4. Ein Verfahren zur Herstellung einer Eimerkettenschaltung ist in den Ansprüchen 5 bis 7 angegeben.
Dadurch, daß die Inselzonen so ausgebildet sind, daß der Senkenbereich eines FETs höher liegt als dessen entsprechender Kanalbereich, kann, wie später gezeigt wird, der Einfluß des Senkenbereici:^ "Ulf den Kanalbereich verringert werden. In der einfachsten Ausführungsform kann die vorgeschlagene Ausbildung dadurch erreicht werden, daß zwischen den Inselzonen Einschnitte gebildet werden.
Ausführungsbeispiele der Erfindung sind anhand der Figuren nachstehend beschrieben. Es zeigt
Fig. 1 einen Querschnitt einer bekannten Eimerkettenschaltung,
F i g. 2 das Ersatzschaltbild der Schaltung der F i g. 1,
F i g. 3 ein Diagramm des zeitlichen Funktionsablaufs der Schaltung,
F i g. 4 eine Tabelle, aus der das zeitliche Auftreten ve-schiedener Spannungen in der Eimerkettenschaltung hervorgeht,
F i g. 5 einen vergrößerten Ausschnitt der Eimerkettenschaltung in F i g. 1,
F i g. 6 einen Querschnitt der Eimerkettenschaltung der Erfindung,
F i g. 7 einen vergrößerten Ausschnitt der Schaltung in Fig.6und
F i g. 8 bis 24 verschiedene Herstellungsabschnitte der Eimerkettenschaltung der F i g. 6.
Fig.) zeigt einen Querschnitt einer bekannten Eimerkettenschaltung mit einem η-leitenden Siliciumsubstrat 1, p-leitenden Bereichen, einer ersten Gruppe Inselzonen 2a, 2b, 2c und einer zweiten Gruppe Inselzonen 3a, 3b in einer Hauptfläche des Substrats 1, eine isolierende Schicht 4, zum Beispiel eine die Hauptfläche des Substrats I bedeckende SiOrSchicht,
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5172288A (ja) * 1974-12-20 1976-06-22 Fujitsu Ltd Handotaisochi
DE2713876C2 (de) * 1977-03-29 1983-09-22 Siemens AG, 1000 Berlin und 8000 München Ladungsgekoppeltes Element (CCD)
US4142199A (en) * 1977-06-24 1979-02-27 International Business Machines Corporation Bucket brigade device and process
US4324038A (en) * 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US5223726A (en) * 1989-07-25 1993-06-29 Matsushita Electric Industrial Co., Ltd. Semiconductor device for charge transfer device
US5055900A (en) * 1989-10-11 1991-10-08 The Trustees Of Columbia University In The City Of New York Trench-defined charge-coupled device
US5173756A (en) * 1990-01-05 1992-12-22 International Business Machines Corporation Trench charge-coupled device
JP2825004B2 (ja) * 1991-02-08 1998-11-18 インターナショナル・ビジネス・マシーンズ・コーポレーション 側壁電荷結合撮像素子及びその製造方法

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Publication number Publication date
JPS4865878A (de) 1973-09-10
DE2260584A1 (de) 1973-06-14
JPS5310838B2 (de) 1978-04-17
FR2165937B1 (de) 1976-06-04
IT971716B (it) 1974-05-10
FR2165937A1 (de) 1973-08-10
CA985416A (en) 1976-03-09
NL7216814A (de) 1973-06-13
US3848328A (en) 1974-11-19
GB1393917A (en) 1975-05-14

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