DE2256616A1

DE2256616A1 - Flip-flop-schaltung

Info

Publication number: DE2256616A1
Application number: DE2256616A
Authority: DE
Inventors: Hiroto Kawagoe; Kosei Nomiya
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1971-11-19
Filing date: 1972-11-17
Publication date: 1973-05-30
Also published as: GB1360325A; NL7215660A; JPS4857571A; JPS5232550B2; FR2161659A5; US3854059A

Description

(Priorität: 19. November 1971, Japan, Nr. 92416)

Die Erfindimg bezieht sich auf eine Flip-Flop-Schaltung und betrifft insbesondere eine aus Feldeffekttransistoren mit isolierter Steuerelektrode aufgebaute Flip-Flop-Schaltung.

Der Erfindung liegt die Aufgabe zugrunde, eine Flip-Flop-Schaltung zu schaffen, die mit .dem normalen logischen System konform und in ihrem Aufbau einfach ist. Zur Aufgabe der Erfindung gehört es ferner, eine Flip-Flop-Schaltung vorzusehen, die eine Takt-Steuerung mit niedrigem Signalpegel gestattet und mit geringem Energieverbrauch arbeitet. Die Übertragung von Eingangs- oder Steuersignalen soll dabei durch Taktsignale mit niedrigem Pegel beispielsweise dem logischen Pegel, durchgeführt werden. Ferner soll die Flip-Flop-Schaltung einen quasi statischen Betrieb ermöglichen, bei dem dann, wenn ein Taktsignal zur Übertragung eines Eingangs- oder Steuersignals ausbleibt, der vorherige Zustand der Schaltung beibehalten v/ird. Zur Aufgabe der Erfindung gehören weiterhin Flip-Flop-Schaltungen des D-Typs (des Verzögerungstyps) und des R-S-S-Typs (Setzen-Vorzugsstellung, Setzen-Löschen), die die obigen Bedingungen erfüllen. Ferner soll die Taktaussteuerung von Feldeffekt-Transistoren für Last möglich sein.

Die Erfindung wird in der nachstehenden Beschreibung be-

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vorzugter Ausführungsbeispiele anhand der Zeichnungen im einzelnen erläutert; in den Zeichnungen zeigen

Fig. 1 eine erfindungsgemäße Flip-Flop-Schaltung des D-Typs mit Gleichstromaussteuerung, deren Funktionstabelle in Tabelle 1 angegeben ist;

Fig. 2 ein Schaltbild einer erfindungsgemäßen

Flip-Flop-Schaltung des D-Typs mit Taktaussteuerung (Wechselstromaussteuerung);

Fig. 3 eine erfindungsgemäße Flip-Flop-Schaltung des R-S-S-Typs mit Taktaussteuerung (Wechselstromaussteuerung), deren Funktionstabelle in Tabelle 2 angegeben ist;

Fig. 4 ein Impulsdiagramm des D-Flip-Flops nach Fig. 1;

Fig. 5 ein Impulsdiagramm des D-Flip-Flops nach Fig. 2; und

Fig. 6 ein Impulsdiagramm des R-S-S-Flip-Flops nach Fig. 3.

Die Flip-Flop-Schaltung des D-Typs nach Fig.1 umfaßt neun MOS-Feldeffekts-Transistoren 1 bis 9 (die im folgenden mit MOSFET abgekürzt werden) und ist in dem gezeigten Ausführungsbeispiel innerhalb eines einzigen Halbleitersubtrats geformt. Die MOSFETs 3 und 4 sind über einen Leiter 10 und den MOSFET 9 kreuzweise miteinander verbunden. Die MOSFETs 1 bis 9 haben jeweils eine Steuerelektrode (Gate-Elektrode), eine Source-Tilektrode und eine Drain-Elektrode. Die Drain-Elektroden der MOSFETs 3 und 4 sind über Lasten, nämlich die MOSFETs 1 bzw. 2, an die Klemme 11 einer negativen Gleichspannungsquelle -Vdd angeschlossen. Obwohl an den Gate-Elektroden der Last-MOSFETs 1 und 2 eine negative Gleichspannung -Vgg liegt, kann die oben erwähnte Gleichspannung -Vdd ebenfalls angelegt werden. Die Source-

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Elektrode des MOSFETs 3 ist über den MOSFET 5 oder 6 geerdet, während die Source-Elektrode des MOSFETs 4 über den MOSFET 7 geerdet ist. Dabei sind die Source-Elektroden der MOSFETs 3 und 4 jeweils dann auf Erdpotential, wenn die MOSFETs 6 und 7 leitend sind. Die Gate-Elektrode des MOSFETs 5 ist an eine Eingangskleinme 13 angeschlossen, an der ein Eingangssignal V™ liegt. Die Gate-Elektroden beider MOSFETs 6 und 7 sind mit einer Klemme 14 verbunden, der ein Synchronisierungssignal oder Taktimpuls CPx zugeführt wird. Der MOSFET 8 bildet eine Übertragungs-Torschaltung zum Lesen eines Ausgangssignals einer derartigen Flip-Flop-Schaltung. Falls das an einer Gate-Elektrode 15 des MOSFETs liegende Synchronisierungssignal CP2 negatives Potential hat, ist der MOSFET 8 leitend und verbindet einen Drain-Anschluß B des MOSFETs 4 mit einer Ausgangsklemine 16.

Im folgenden soll das Arbeitsprinzip der in Fig. 1 gezeigten Flip-Flop-Schaltung des D-Typs beschrieben werden.

Generell werden Binärsignale mit zwei Potentialpegeln dem Eingang einer logischen Torschaltung zugeführt. Die vorliegende Erfindung übernimmt das sogenannte normale logische System, bei dem der höhere Potentialpegel der logischen "1" und der niedrigere Potentialpegel der logischen "0" entspricht. .

Falls gemäß Fig. 1 das an den Gate-Elektroden der MOSFETs 6 und 7 liegende Synchronisierungssignal CPx das Potential der logischen "0", d.h. negatives Potential, hat, sind die MOSFETs 6 und 7 leitend und daher die Source-Elektroden der MOSFETs 3 und 4 geerdet. In diesem Zustand behält die Flip-Flop-Schaltung den vorherigen Zustand unabhängig davon bei, ob das Eingangssignal Vj_n vorhanden ist oder fehlt und ob sein Potential positiv oder negativ ist. Wie in der Funktionstabelle 1 angegeben, bedeutet dies, daß das Ausgangssignal Qⁿ⁺ den vorherigen Zustand Qⁿ unabhängig vom Wert iT_IN beibehält, wenn das Signal CPx "0" ist.

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Fig. 4 zeigt zur Erläuterung der Arbeitsweise der Flip-Flop-Schaltung nach Fig. 1 ein Impulsdiagramm von Signalen, wie sie an verschiedenen Stellen der Schaltung auftreten, wobei an der Abszisse die Zeit und an der Ordinate das Potential aufgetragen ist. Darin sind der obere Pegel 0 Volt, d.h. Erdpotential, während der untere Pegel ein negatives Potential hat.

Wie dem Impulsdiagramm zu entnehmen ist, werden die Taktimpulse CPx über eine feste Zeit nacheinander eingegeben; mit andern Worten heißt das, daß die Signale der logischen "1" für eine feste Periode an der Klemme 14 eingegeben werden. Während dieser Periode werden die von der Eingangsklemme 13 aus eingegebenen Eingangssignale Vj_n eingelesen. In dem vorliegenden Ausführungsbeispiel sind die Synchroni si erungs Signa Ie CP1 und CP2 um eine halbe Periode phasenverschoben, wobei das Eingangssignal Vj_n mit dem Signal CP2 und das Taktsignal CPx mit dem Signal CP1 synchronisiert ist.

Unter Bezugnahme auf die Funktionstabelle 1 und das Impulsdiagramm der Fig. 4 soll im folgenden beschrieben werden, wie in der Flip-Flop-Schaltung nach Fig. 1 das Eingangssignal Vj_n übertragen wird.

Falls das Synchronisierungssignal CPx "1" ist, d.h. die MOSFETs 6 und 7 nicht leitend oder ausgeschaltet sind, ist das Synchronisierungssignal CP1 "0" und der MOSFET 9 leitend. Daher hängt das Potential V₀ am Punkt D vom Zustand des Eingangssignals Vj_n ab. Genauer gesagt, bilden die MOSFETs 4 und 7 eine ODER-NICHT-Schaltung für das Synchronisierungssignal CPx und das Potential V_ß am Punkt D Da das Synchronisierungssignal CPx "1" ist, hat das Potential V_B am Punkt B den Wert "0" und liegt damit im wesentlichen auf der Versorgungsspannung -Vdd. Daher gerät der MOSFET 3 in den leitenden oder eingeschalteten Zustand, und

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der MOSFET 5 bildet eine NICHT-Schaltung. Dabei wird das Potential am Punkt A, d.h. das Potential am Punkt D, zu. VZZ , was der Kehrwert des Eingangssignals Vj_n ist. Nimmt man beispielsweise an, daß das Eingangssignal Vj_n den Wert "1" hat, so ist das Potential V_D am Punkt D "0" oder gleich dem negativen Potential.

Im nächsten Moment wird das Synchronisierungssignal CP1 zu "1", das Synchronisierungssignal CPx wird "0", und die Verbindung zwischen dem Punkt D und A wird unterbrochen. Das Potential V_D am Punkt D mit dem Wert Vj_n wird jedoch durch die Gate-Source-Kapazität C2 des MOSFETs 4 angesammelt oder gespeichert. Da das Eingangssignal Vj_n gegenüber dem Synchronisierungssignal CPx um eine halbe Periode (1/2 Bit) des Synchronisierungssignals phasenverschoben ist, eilt das Potential Vj_n am Punkt D gegenüber dem Eingangssignal Vj_n in der Phase um 1/2 Bit nach. In dem Zustand, in dem CPx "0" ist, schalten die MOSFETs 6 und 7 ein, und der MOSFET 4 bildet eine NICHT-Schaltung. Demgemäß nimmt das Potential Vg am Punkt B das Potential Vj_N.an, und das Potential Vj_n kehrt um. Das Potential V_ß ist gegenüber dem Eingangssignal Vj_n um 1/2 Bit phasenverschoben.

Das Potential Vg am Punkt B wird an die Klemme 16 bewegt, wenn der das Übertragungstor bildende MOSFET 8 einschaltet, d.h. wenn das Synchronisierungssignal CP2 "0" ist. Da dieses Synchronisierungssignal CP2 gegenüber dem Synchronisierungssignal CP1 um 1/2 Bit phasenverschoben ist, eilt das an der Klemme 16 auftretende Ausgangspotential V_QUm in der Phase gegenüber dem Potential V_ß am Punkt B iam 1/2 Bit naeh₉ d„h. es nimmt einen Wert an_p der dem in der Phase um 1 Bit nacheilenden Eingangssignal Vj_n entspricht_β Das Ausgangspotential Vq_UT kann in der elektrostatischen Kapazität C3 derart gespeichert werden* daß die Klemme 16 an ©ine kapazitive Last mit der elektrostatischen Kapazität C3₅ beispielsweise an die Gate-Elektrode des MOSFETs einer nachfolgenden Stufe_s angeschlossen wird.

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Bei der erfindungsgemäßen Flip-Flop-Schaltung, wie sie in Fig. 1 gezeigt und anhand der Funktionstabelle 1 und dem Impulsdiagramm nach Fig. 4 erläutert ist, wird das Eingangssignal Vj_n eingelesen, wenn das Synchronisierungssignal CPx "1" wird, und am Ausgang wird das Signal abgeleitet, das dem um ein Bit nacheilenden Eingangssignal entspricht. Hat das Synchronisierungssignal CPx den Wert "0", so behält der Ausgang den vorhergehenden Zustand unabhängig vom Eingangssignal V_1n bei. Dabei kann das Synchronisierungssignal CPx, das an den Gate-Elektroden der mit dem MOSFET 5 parallel geschalteten MOSFETs 6 und 7 liegt, einen kleinen Potentialpegel, beispielsweise den gleichen Pegel wie das Eingangssignal V_1n (nämlich -9 Volt), haben.

Zwischen den Punkten A und D ist der MOSFET 9 eingeschaltet, um den Zustand der Flip-Flop-Schaltung einzustellen, wenn während der Daten-Eingabezeit eine "1" als Eingangssignal eingegeben wird.

In Fig. 2 ist ein weiteres Ausführungsbeispiel der Erfindung gezeigt, bei der die Last MOSFETs 1 und 2 der Flip-Flop-Schaltung nach Fig. 1 taktgesteuert sind. In Fig. 2 sind die gleichen Teile wie in Fig. 1 mit denselben Symbolen bezeichnet.

Gemäß Fig. 2 sind die Gate-Elektroden der MOSFETs 1, 2 und an eine Klemme 21 angeschlossen und werden mit den Taktimpulsen CP1 versorgt. Parallel zu dem KOSFET 2 liegt ein MOSFET 18, dessen Gate-Elektrode die Taktimpulse CP2 zugeführt werden.

Die Funktionstabelle der Flip-Flop-Schaltung nach Fig» 2 ist wiederum die Tabelle 1. Auch der- Betrieb der Schaltung ist im wesentlichen mit dem der Flip-Flop-Schaltung nach Fig. 1 gleich. Da jedoch der MOSFET 2 einer Taktsteuerung

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unterliegt, besteht ein Unterschied in der zusätzlichen Einschaltung des MOSFETs 18. Dieser MOSFET 18 dient dazu, die Versorgungsspannung -Vdd an den Punkt B anzulegen, falls das Potential Vp am Punkt B der Klemme 16 unter der Bedingung zugeführt wird, daß der das Übertragungstor bildende MOSFET 8 im abgeschalteten Zustand des MOSFETs 4 durch das Synchronisierungssignal CP2 eingeschaltet ist. Ohne den MOSFET 18 besteht die Gefahr, daß das nachstehend erläuterte sogenannte Phänomen der "Ladungsteilung" auftritt. Befindet sich nämlich der MOSFET im ausgeschalteten Zustand und nimmt daher der Taktimpuls CP1 anschließend· Erdpotential an, so gelangt das Potential am Punkt B auf ein Potential -V in der Nähe der Versorgungsspanni&ig -Vdd und wird in der Gate-Source-Kapazität C1 des MOSFBTs 3 akkumuliert. Wird als nächstes das Synchronisierungssignal CP2 negativ, um den MOSFET 8 leitend zu machen, s© ist der Wert des Potentials V an der Klemme 16 durch die Gleichung gegeben;

(-V₀).

(₀

C1+C3

Es besteht daher die Gefahr, daß der Absolutwert der Ausgangsspannung V klein wird im Vergleich mit V , und daß die Torschaltung der anschließenden Stufe nicht ausreichend ausgesteuert oder betrieben werden kann.

Fig. 5 zeigt zur Erläuterung der Arbeitsweise der Flip-Flop-Schaltung nach Fig. 2 ein Impulsdiagramm von Signalen an verschiedenen Teilen der Schaltung. Die Relation zwischen dem Eingangssignal Vj_n und dem Aüsgangssignal Vq_UT ist im wesentlichen die gleiche wie bei der Flip-Flop-Schältung nach Fig.1. Wie ersichtlich, ist jedoch der Energieverbrauch der Flip-Flop-Schaltung nach Fig. 2 kleiner als der in der Schaltung nach Fig. 1, da die Last-MOSFETs taktgesteuert sind.

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Tn der Darstellung der Flip-Flop-Schaltung des R-S-S-Typs nach Fig. 3 sind gleiche Teile mit denselben Symbolen wie bei der Schaltung nach Fig. 2 bezeichnet. Wie der zugehörigen Funktionstabelle 2 zu entnehmen ist, bleibt der Ausgang im vorherigen Zustand, wenn der Setzeingang S und der Löscheingang R beide auf "0" liegen. Liegt der Setzeingang S auf "0" und der Löscheingang R auf "1", so wird der Ausgang zu "0". Wird der Setzeingang S zu "1", so wird der Ausgang unabhängig von dem Signal am Löscheingang R zu "1".

Die Flip-Flop-Schaltung des R-S-S-Typs nach Fig. 3 hat zwar im wesentlichen die gleiche Anordnung wie die. Flip-Flop-Schaltung des D-Typs nach Fig. 2; sie unterscheidet sich Jedoch darin, daß für den Löscheingang ein MOSFET 25 zusätzlich vorgesehen ist. Der MOSFET 25 ist zu dem MOSFET parallel geschaltet, wobei seine Gate-Elektrode an die Löschklemme 26 angeschlossen ist. Wie oben erwähnt, dient der MOSFET 18 dazu, das "Ladungsteilung"-Phänomen zu unterdrücken, das bei der Taktsteuerung des MOSFETs 2 auftritt. Dies erübrigt sich infolgedessen dann, v/enn der MOSFET 2, wie in Fig. 3, mit einer Gleichspannung ausgesteuert wird.

Im folgenden soll die Arbeitsweise der Fllp-Flop-Schaltung des R-S-S-Typs anhand des Impulsdiagramms von Fig. 6 beschrieben werden.

Hat das Synchronisierungssignal CPx den Wert "0", so sind die MOSFETs 6 und 7 eingeschaltet, und der Zustand der Flip-Flop-Schaltung bleibt unabhängig von den Werten des Setzeingangs S und des Löscheingangs R "0". Hat andererseits das Signal CPx den Wert "1", so sind die MOSFETs 6 und 7 abgeschaltet, und das Ausgangspotential V_0UT an der Klemme 16 hängt vom Setzeingang S und vom Löscheingang R ab. Die Zustände des Ausgangssignals V"_0UT in Relation zu dem Setzeingang S und dem Löscheingang R für den Fall, daß

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— y ..

CPx "1" ist, werden im folgenden in drei Stufen beschrieben.

a) Setz-Eingangssignal S und Lösch-Eingangssignal R sind "0". In diesem Fall sind die MOSFETs 6 und 7 leitend, und die Source-Elektroden bei der MOSFETs 3 und 4 sind geerdet. Daher ändert sich der Zustand des Flip-Flops nicht, und das Ausgangssignal ν_ουτ bleibt konstant.

b) Setz-Eingangssignal S ist "0", Lösch-Eingangssignal R "1". In diesem Fall ist der MOSFET 5 leitend, und die Source-Elektrode des MOSFETs 3 ist geerdet. Dagegen ist der MOSFET 25 nicht leitend, und die Source-Elektrode des MOSFETs 4 ist offen. Infolgedessen liegt eine Spannung,die etwa gleich der Versorgungsspannung -Vdd ist, am Punkt B, und der MOSFET 3 wird leitend. Der Punkt A wird infolgedessen auf Erdpotential gebracht. Ferner ist der MOSFET 9 durch das Synchronisierungssignal CP1 leitend gehalten. Daher nimmt das Potential V_ß am Punkt D Erdpotential an. Im.nächsten Moment werden CP1 zu ^U1" und CPx zu "0". Da jedoch der MOSFET 9 nicht-leitend ist, besteht für das Potential V₀ am Punkt D ein Rückkopplungspfad von dem Punkt A zu dem abgeschalteten Punkt D, und das Erdpotential wird aufrecht erhalten. Infolgedessen wird der MOSFET 4 nicht-leitend, dem Punkt B und gleichzeitig der Klemme 16 wird eine Spannung zugeführt, die annähernd gleich der Versorgungsspannung -Vdd ist, und das Ausgangssignal V_0UT wird zu "0".

c) Setz-Eingangssignal S ist "1". In diesem Fall .wird der MOSFET 5 leitend. Den Punkten A und D wird über das Synchronisierungssignal CP1 un-

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abhängig von dem Lösch-Eingangssignal R eine Spannung zugeführt, die im wesentlichen gleich der Versorgungsspannung -Vdd ist, und diese Spannung wird in der Gate-Source-Kapazität C2 des MOSFETs 4 akkumuliert. Im nächsten Moment wird CPx zu "0", und der MOSFET 7 wird leitend; ebenso wird der MOSFET Λ leitend, da die der Versorgungsspannung -Vdd annähernd gleiche Spannung in der Kapazität C2 akkumuliert ist. Daher nimmt das Potential V_ß am Punkt B Erdpotential an. Das Ausgangspotential V_0UT wird durch das Synchronisierungssignal CP2 ebenfalls Erdpotential, d.h. "1".

Wie oben beschrieben, sind die Flip-Flop-Schaltungen des D-Typs und des R-S-S-Typs gemäß der Erfindung in ihrem Schaltungsaufbau einfach. Die Steuerung eines Eingangssignals läßt sich im normalen logischen System mittels des Taktimpulses CPx mit niedrigem Pegel, beispielsweise logischem Pegel (gleicher Pegelbereich' wie beim Eingangssignal) durchführen. Durch Hinzufügen des MOSFETs 18 wird es möglich, die MOSFETs als Last taktzusteuern.

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Claims

PATENTANSPRÜCHE

1. Flip-Flop-Schaltung, gekennzeichnet durch einen ersten Feldeffekt-Transistor (3) dessen. Drain-Elektrode über eine erste Widerstandseinrichtung (1) an eine Gleichspannungsquelle (-Vdd) angeschlossen ist, einen zweiten Feldeffekt-Transistor (4),dessen Drain-Elektrode über eine zweite Widerstandseinrichtung (2) an die Gleichstromquelle angeschlossen ist, wobei die Gate-Elektrode des ersten Feldeffekt-Transistors mit der Drain-Elektrode des zweiten Feldeffekt-Transistors und die Gate-Elektrode des zweiten Feldeffekt-Transistors über einen dritten FeIdeffektransistor (9) mit der Drain-Elektrode des ersten Feldeffekt-Transistors verbunden ist, ferner parallel geschaltete vierte und fünfte Feldeffekt-Transistoren (5, 6), deren Drain-Elektroden mit der Source-Elektrode des ersten Feldeffekt-Transistors verbunden und deren Source-Elektroden geerdet sind, wobei die Gate-Elektrode des vierten Feldeffekt-Transistors an eine Eingangssignalquelle (V™) und die Gate-Elektrode des fünften Feldeffekt-Transistors an eine erste Synchronisiersignalquelle (CPx) angeschlossen ist, sowie einen sechsten Feldeffekt-Transistor (7), dessen Drain-Elektrode mit der Source-Elektrode des zweiten Feldeffekt-Transistors verbunden, dessen Gate-Elektrode an die erste Synchronisiersignalquelle angeschlossen und dessen Source-Elektrode geerdet ist.

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2. Schaltung nach Anspruch T, dadurch gekennzeichnet, daß die ersten und zweiten Widerstandseinrichtungen (1, 2) aus einem siebenten und einem achten Feldeffekt-Transistor bestehen.

3. Schaltung nach Anspruch 1 oder 2, dadurch g e k e η nz e ic h η e t, daß die Eingangssignalquelle (Vj_n) und

die erste Synchronisiersignalquelle (CPx) im wesentlichen gleiche Spannungspegel haben.

4. Schaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Drain-Elektrode des zweiten Feldeffekt-Transistors (4) mit der Source- oder mit der Drain-Elektrode eines neunten Feldeffekt-Transistors (8) verbunden ist, dessen Gate-Elektrode an die zweite Synchronisiersignalquelle (CP2) angeschlossen ist.

5. Schaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die Source-,die Drain- und die Gate-Elektroden des siebenten Feldeffekt-Transistors (1) an die Drain-Elektrode des ersten Feldeffekt-Transistors (3) bzw. die Gleichstromquelle (-Vdd) bzw. eine dritte Synchronisierungssignalquelle (CP1) angeschlossen sind, daß die Source-, die Drain- und die Gate-Elektroden des achten Feldeffekt-Transistors (2) an die Drain-Elektrode des zweiten Feldeffekt-Transistors (4) bzw. die Gleichstromquelle bzw. die dritte Synchronisierungssignalquelle

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angeschlossen sind, daß die Gate-Elektrode des dritten Feldeffekt-Transistors (9) mit der dritten Synchronisierungssignalquelle verbunden ist und daß ein zehnter Feldeffekt-Transistor (18) mit seiher Gate-Elektrode an die zweite Synchronisierungssignalquelle (CP2) angeschlossen ist und parallel zu dem achten Feldeffekt-Transistor liegt . (Fig. 2)

6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste Eingangssignalquelle eine Steuersignalquelle (S) ist, an die der sechste Feldeffekt-Transistor (7) mit seiner Gate-Elektrode angeschlossen ist, und daß parallel zu dem sechsten Feldeffekt-Transistor ein elfter Feldeffekt-Transistor (25) liegt, der mit seiner Gate-Elektrode an eine zweite Steuersignalquelle (R) angeschlossen ist. (Fig. 3)

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