DE2253006A1

DE2253006A1 - Digitale dividierschaltung, insbesondere fuer drehzahlmesser

Info

Publication number: DE2253006A1
Application number: DE2253006A
Authority: DE
Inventors: Uwe Dipl Ing Kiencke
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1972-10-28
Filing date: 1972-10-28
Publication date: 1974-05-09
Also published as: SE386278B; GB1451467A; FR2205227A5; IT999024B; JPS4978449A; BR7308400D0; US3824385A

Description

R.1 1 80

2.10.1972 Sk/Kb

Anlage zur
Patentanmeldung

ROBERT BOSCH GMBH, 7 Stuttgart Γ Digitale Dividierschaltung, insbesondere für Drehzahlmesser

Die Erfindung bezieht sich auf eine digitale Dividierschaltung, insbesondere .für Drehzahlmesser zur Bestimmung der Drehzahl aus einer Periodendauer. Digitale Informationen können als Binärzahlen oder als Impulsfolgefrequenzen verarbeitet werden. Es ist schon eine Dividierschaltung bekannt, bei welcher der Dividend als-Impulsfolgefrequenz und der Divisor als Binärzahl verarbeitet werden. Der Zahlenwert des Divisors wird dabei in einen Rückwärtszähler übernommen,-dem als Zählfrequenz die Frequenz des Dividenden zugeführt wird. Als Ergebnis wird festgestellt, wie oft der Rückwärtszähler pro Zeiteinheit auf Null zählt. Das Ergebnis_s d.h. der Quotient, liegt also ebenfalls in Form einer Impulsfolgefrequenz vor.

Die bekannte Dividierschaltung weist den entscheidenden Mangel auf _s daß sich bei großen Zahlenwjr.ten des Divisors

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sehr niedrige Ausgangsfrequenzen für den Quotienten ergeben. Derart niedrige Ausgangsfrequenzen können dann in nachfolgenden Rechenschaltungen nur noch mit erheblichen Verzögerungszeiten weiterverarbeitet werden; die Verzögerungszeit, mit der sich eine digitale Rechenschaltung auf den Endwert des Ergebnisses einstellt, ist nämlich umso größer, je niedriger die Eingangs-Impulsfolgefrequenz ist.

Der Erfindung liegt deshalb die Aufgabe zugrunde, eine Dividierschaltung zu schaffen, die als Ergebnis möglichst hohe Impulsfolgefrequenzen abgibt. Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß der Dividend als eine erste Eingangs frequenz einem ersten Zähler zuführbar ist, daß Ausgänge eines Binärzahlen-Addierers "lit Eingängen eines Summenregisters verbunden sind, daß Ausgänge des Summenregister-s und eines zur Speicherung des Divisors dienenden .Divisors-Registers an die Addiereingänge des Binärzahlen-Addierers anschließbar sind und daß die Ausgänge des Summenregisters und des ersten Zählers zu Eingängen eines Binärzahlen-Vergleichers geführt sind, der an seinem Ausgang eine Quotienten-Frequenz abgibt.

Bei der Dividierschaltung nach der Ei findung, zählt der erste Zähler die erste Eingangs frequenz periodisch von Null anfangend bis zu seinem Höchststand. Während eines solchen Zählzyklus wird im Vergleicher der Zählerstand des ersten Zählers mehrmals mit dem Ausgangswert de? Summenregisters verglichen, Jedesmal, wenn der Ausgangswert des Summenregisters gleich dem Zählerstand des ersten Zählers ist, gibt der Vergleicher einen Ausgangsimpuls der Quotienten-Frequenz ab. In diesem Zeitpunkt wird der Ausgangswert des Summenregisters um den Wert des Divisors erhöht; die Ausgangszahl des Summenrecisters steigt also während eines einzelnen Zählzyklus des ersten Zählers stufenförmig an. Innerhalb jedes Zählzyklus gibt der Vergleicher mehrere Quotienten-Impulse ab, so daß" die Quotienten-Frequenz wesentlich höher als bei der bekannten Dividierschaltung liegt,

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Die bekannte Dividierschaltung weist noch den weiteren Mangel auf, daß bei niedrigen Werten des Divisors große Abrundungsfehler/fentstehen. Wenn im Extremfall der Divisor als einstellige Binärzahl gegeben ist, dann beträgt der Abrundungsfehler 50 %. Wesentlich kleinere Abrundungsfehler ergeben sich in weiterer Ausgestaltung der Erfindung dadurch, daß das Divisor-Register, der Addierer und das Summenregister zusätzlich zur Stellenzahl des Vergleichers noch weitere Reststellen aufweisen, die den niedrigen Stellen der Divisor-Binärzahl zugeordnet sind. Der maximale Abrundungsfehler ist dann durch die Zahl der Reststeilen gegeben. Bei vier Reststellen beträgt der maximale Abrundungsfehler noch ungefähr 3 %. Er kann durch Erhöhung der Zahl der Reststeilen noch weiter vermindert werden.

Weitere Einzelheiten und zweckmäßige Ausgestaltungen werden nachstehend anhand eines in der Zeichnung dargestellten Ausführungsbeispiel näher beschrieben und erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild des Ausführungsbeispiels, Fig. 2 Blockschaltbilder von Übernahmegattern zur Verwendung und 3 beim Ausführungsbeispiel nach Fig.'I₅ Fig. H ein Blockschaltbild eines Frequenz-Binärzahlen-Umsetzers, Fig. 5 einen Schaltplan einer Einzelheit zu Fig. 4, Fig. 6 ein Diagramm zur Erläuterung der Funktionsweise des

Ausführungsbeispiels nach Fig..l, und Fig. 7 Diagramme zur Erläuterung der Funktionsweise des Frequenz-Binärzahlen-Umsetzers nach Fig. 4.

In Fig. 1 ist ein Binärzahlen-Addierer mit A bezeichnet. Dieser enthält einzelne Stufen Al bis A9, die jeweils zur Addition einer einzelnen Stelle einer Binärzahl dienen. Jede Stufe Al bis AQ weist zwei Addiereingänge und einen Ausgang auf. Eingänge und Ausgänge sind mit Pfeilen gekennzeichnet. Die Stufe Al entspricht dabei der niedrigsten Binärstelle (least significant bit LSB), während die Stufe A9 der höchsten Binärstelle

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(most significant bit MSB) zugeordnet ist. Weiterhin weist der Addierer A einen zusätzlichen Eingang 10 auf, der zur Auslösung des Addiervorganges dient.

Die Ausgänge der einzelnen Stufen Al bis A9 des Addierers A sind mit Eingängen von einzelnen Stufen Sl bis S9 eines Summenregisters S verbunden. Zu den beiden Addiereingängen jeder Stufe Al bis A9 des Addierers A sind die Ausgänge des Summenregisters S und eines Divisors-Registers Y geführt. Das Divisor-Register Y weist ebenfalls einzelne Stufen Yl bis Y9 auf. Die Eingänge des Divisor-Registers Y sind nicht näher bezeichnet; sie können an einen Frequenz-Binärzahlen-Umsetzer nach Fig. <4 angeschlossen sein. Die beiden Register Y, S besitzen jeweils einen Takteingang T, dem eine Taktfrequenz fO zugeführt werden kann.

Ein erster Zähler X weist fünf Stufen X5 bis X9 auf, die den fünf höchsten Binärstellen (MSB) zugeordnet sind. Einem Zähleingang ζ des Zählers X kann eine erste Eingangsfrequenz fx zugeführt werden, die proportional zum Dividenden ist. Ein Binärzahlenvergleicher V weist wie der erste Zähler X nur fünf Stufen V5 bis V9 auf. Diese Stufen V5 bis V9 besitzen je zwei Binärzahleneingänge, die mit den Ausgängen der zugehörigen Stufen des Summenregisters S und des ersten Zählers X verbunden sind. Außerdem besitzt der Binärzahlen-Vergleicher V noch einen einen Ausgang 11, der eine Quotienten-Frequenz fv abgibt. Mit einer unterbrochenen Linie ist eine Schaltungsverbindung zwischen dem Ausgang 11 des Vergleichers V und dem zusätzlichen Eingang 10 des Addierers A angedeutet.

Bei der praktischen Ausführung der Dividierschaltung nach Fig. 1 weist allerdings der Addierer A keinen zusätzlichen Eingang 10 auf, sondern es ist ein Übernahmsgatter vorgesehen, das die Übernahme des Addierer-Ausgangssignals auf das Summenregister S in Abhängigkeit vom Ausgangssignal des Vergleichers

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V steuert. Zwei derartige Schaltungen sind in den Figuren 2 und 3 dargestellt. In der Schaltung nach Fig. 2 liegt ein Übernahmegatter U zwischen dem Divisor-Register Y und den Addiereingängen des Addierers A. Das Übernahmegatter U besteht aus verschiedenen Stufen Ul bis U9, die jeweils ein UND-Gatter enthalten. Jedes UND-Gatter ist mit einem Eingang .an den Ausgang der zugehörigen Stufe Yl und mit einem zweiten Eingang an den Ausgang 11 des Vergleichers V angeschlossen. Die Ausgänge der einzelnen UND- > Gatter Ul bis U9 sind zu den zugehörigen Addiereingängen Al bis A9 geführt.

Bei der Schaltung nach Fig. 3 wird ein wesentlich'einfacheres Übernahmegatter Uli verwendet, das als einzelnes UND-Gatter ausgebildet ist. Dieses UND-Gatter Uli ist mit seinem Ausgang an den Takteingang T des Summenregisters S und mit seinem ersten Eingang an den Ausgang 11 des Vergleichere V angeschlossen. Ein zweiter Eingang des UND-Gatters Uli liegt an einer Klemme 14, der die Grundtaktfrequenz fO zugeführt wird.

Zur Erläuterung der Funktionsweise des Ausführungsbeispiels nach Fig. 1 dienen die Diagramme nach Fig. 6. Mit XIl ist der zeitliche Verlauf des Zählerstandes des ersten Zählers X bezeichet. Diese Gerade müßte streng genommen als Treppenkurve dargestellt werden. Die Stufenhöhe ist jedoch so klein, daß sie beim gewählten Zeichnungsmaßstab nicht in Erscheinung träte. Eine Treppenkurve SIl gibt den zeitlichen Verlauf des Zählerstandes des Summenregisters S wider. Die Stufenhöhe ist mit yll bzw. yl2 bezeichnet. RIl = Sll-Xll gibt den vertikalen Abstand der Treppenkurve SIl von der Geraden XIl wider. Schließlich sind mit Tv die Ausgangsimpulse des Vergleichers

V bezeichnet.

Es sei hier noch erwähnt_s daß die Baugruppen der Schaltung nach Fig. 1 aus handelsüblichen integrierten Bausteinen aufgebaut werden können. Die Register Y S sind unter der Bezeichnung SN 49702 bekannt, der Addierer A unter der Bezeichnung SN 7483_S der Vergleicher V unter der Bezeichnung.

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SN 7485 und der Zähler X unter der Bezeichnung SN 74 l6l bzw. SN 7 ^93- Durch die Verwendung derartiger integrierter Bausteine wird die Schaltung nach Fig. 1 sehr einfach und übersichtlich.

Im folgenden wird die Funktionsweise der Schaltung nach Fig. anhand von Fig. 6 erläutert. Beim Beginn des Dividiervorganges wird der Divisor, der im weiteren Text mit y bezeichnet wird, im Divisor-Register Y gespeichert. Da im Addierer Λ über den zusätzlichen Eingang 10 noch kein Addiervorgang ausgelöst worden ist, wird im Summenregister S noch die Binärzahl Null gespeichert. Wenn nun zunächst auch der Zählerstand des ersten Zählers X gleich Null ist, dann stellt der Vergleicher V eine Gleichheit der beiden Eingangszahlen fest und gibt an seinem Ausgang 11 ein L-Signal ab, das über den zusätzlichen Eingang IO im Addierer A einen Addiervorgang auslöst.

Unter L-Signal versteht man dabei, daß der Ausgang 11 auf Pluspotential liegt. Umgekehrt gibt der Vergleicher V ein O-Signal ab, wenn sein Ausgang 11 auf Minuspoteritial liegt.

Am Ausgang des Addierers A liegt jetzt die Summe der von den beiden Registern Y,, S abgegebenen Binärzahlen, d.h. der Wert des Divisors y. Dieser Wert wird auf das Summenregister S übertragen, so daß der Vergleicher V jetzt wieder eine Ungleichheit der beiden an seinen Eingängen anliegenden Binärzahlen feststellt und ein 0-Signal abgibt. Dieses O-Signal verhindert eine weitere übertragung des Addierer-Ausganpssignals auf das Summenregister S, wie es weiter unten anhand der Figuren 2 und 3 noch beschrieben wird. Der erste Zähler X zählt jetzt die Impulse der Eingangs.frequenz fx aufwärts; in einem Zeitpunkt TIl (s. Fig. 6) erreicht der Zählerstand des ersten Zählers X den Speicherwert des Summenregisters S, d.h. den Wert y. Der Vergleicher V gibt wieder ein L-Signal ab, das für die Dauer eines Zählimpulses der Frequenz fx andauert. Durch dieses L-Signal werden wieder die Speicherwerte der beiden Register S, Y zueinander addiert und auf das Summenregister S übertragen, so daß an dessen Ausgängen jetzt die Zahl 2y liegt.

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Der beschriebene Vorgang wiederholt sich periodisch; der Vergleicher V gibt immer dann ein L-Signal ab, wenn in den Zeitpunkten TIl, T12 .... der Zählerstand des ersten Zählers X die Werte y, 2y, 3y .... annimmt. Diese L-Impulse sind in Fig. 6 mit fv bezeichnet. Ihre Frequenz ist umso höher, je kleiner der Wert des Divisors y ist. Bei konstanter Eingangsfrequenz fx ist die Folgefrequenz der Ausgangsimpulse fv umgekehrt proportional zur Zahl der Zählschritte, die erforderlich sind, um den Wert des Divisors y abzuzählen. Damit ist die Ausgangsfrequenz fv auch umgekehrt proportional zum Divisor, wie es für eine Dividierschaltung erforderlich ist. Weiterhin ist die Ausgangsfrequenz fv proportional zur Eingangsfrequenz fx, da der Wert des Divisors y umso schneller abgezählt wird, je höher die Zählfrequenz fx ist.

Die Schaltungsanordnung nach Fig. 1 ermöglicht es also, den Quotienten aus der Frequenz fx und der im Divisor-Register Y gespeicherten Binärzahl zn bilden.

Die höchste Ausgangsfrequenz fv ergibt sich für den kleinsten möglichen Wert des Divisors y. Dabei ist die Genauigkeit dieser höchsten Ausgangsfrequenz fv durch die Zahl der Reststellen Yl bis Y 4 gegeben. Das Divisorregister Y₃ der Addieren? A und das Summdnregister S weisen nämlich eine um die Zahl der Reststellen (beim Ausführungsbeispiel vier Reststellen) größere Zahl von Stufen als der Vergleicher ¥ auf. Die Stufe Y5 des Divisor-Registers Y entspricht der niedrigsten Stelle, die mit dem Zählerstand des ersten Zählers X verglichen wird. Da innerhalb eines Zählzyklus des ersten Zählers X der Divisor y'üetirmals zu der im Summenregister S gespeicherten Zahl addiert wird, beeinflussen auch die Reststellen Yl bis Y¹I das Divisionsergebnis. Ein derartiger Fall ist in Fig. 6 beim Zeitpunkt T13 dargestellt. Dabei stellt sich eine größere Stufeinhöhe yl2 ein, die um eine Binärstelle der Stufe Y5 bzw. S5 größer als die normale Stufenhöhe yll ist. Die in den Rest st eilen Yl bis Y¹I

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gespeicherte Binärzahl wirkt sich also genau im Zeitpunkt T13 in Form einer Aufrundung der in den Stufen Y5 bis Y9 bzw. S5 bis S9 gespeicherten Binärzahl aus.

Man wird also eine so große Zahl von Reststellen Yl bis Y4 wählen, daß auch beim kleinsten auftretenden Wert des Divisors y noch die gewünschte Genauigkeit erreicht wird.

Zur Fig. 1 bleibt jetzt noch die Übernahme des Addierer-Ausgangssignals auf das Summenregister S zu beschreiben. Zwei mögliche Schaltungsvarianten sind in den Figuren 2 und 3 dargestellt. In der Schaltung nach Fig. 2 sind die einzelnen UND-Gatter Ul bis U9 gesperrt, solange der Vergleicher V ein O-Signal an seinem Ausgang 11 abgibt, d.h. solange keine Gleichheit der beiden Eingangszahlen vorliegt. Während dieser Zeit liegt also am Addierereingang nur das Ausgangssignal des Summenregisters S. Gleichzeitig liegt auch das Addierer-Ausgangssignal am Eingang des Summenregisters S.

Der Speicherinhalt des Summenregisters S kann sich also nicht ändern, da mit der Vorderflanke eines jeden Taktimpulses der Grundtakt frequenz fO nur der konstant bleibende Wert der Ausgangszahl des Addierers A auf das Summenregister S über- ' tragen werden kann. Sobald jedoch der Vergleicher V ein L-Signal abgibt, wird das Ausgangssignal des Divisor-Registers y übtr das Übernahmegatter U auf die Addiereingänge des Addierers A übertragen. Der Addierer A bildet dann.die Summe aus dem Speicherwert des Summenregisters S und dem Divisor y. Diese Summe wird mit der Vorderflanke des nächstfolgenden, am Takteingahg T des Summenregisters S liegenden Impulses der Grundtaktfrequenz fO auf das Summenregister S übertragen.

Damit stellt der Vergleicher V wieder eine Ungleichheit der beiden Eingangszahlen fest und sein Ausgangssignal springt auf 0. V/eitere Grundtaktimpulse fO bewirken deshalb keine Änderung des Ausgangssignals des Summenregisters S mehr.

Bei der Schaltung nach Fig. 3 liegen die Grundtaktimpulse

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fO, mit deren Vorderflanke neue Zahlenwerte auf das Summenregister S übertragen werden können, nicht direkt, sondern über das UND-Gatter Uli 'am Takteingang T des Summenregisters S. Im Gegensatz zur Schaltung nach Fig. 2 steht bei der Schaltung nach Fig. 3 an den Ausgängen dea Addierers A stets eine Binärzahl, die gleich der Summe der beiden Eingangszahlen ist. Diese Summen-Binärzahl kann jedoch erst dann auf das Summenregister übertragen werden, wenn diesem vom UND-Gatter Uli her ein Taktimpuls zugeführt wird. Dies ist der Fall, wenn erstens der Vergleicher V an seinem Ausgang 11 ein L-Signal abgibt und wenn gleichzeitig eine Vorderflanke eines Grundtaktimpulses fO eintrifft.

Beide Schaltungen nach Fig. 2 und 3 stellen also sicher, daß mit dem ersten Grundtaktimpuls fO nach der Gleichheit der beiden Eingangszahlen des Vergleichers V der Speicherwert des Summenregisters S um den Wert des Divisors y erhöht wi„rd. Der SchaItungsaufwand ist bei der Schaltung nach Fig. 3 kleiner. Man muß allerdings berücksichtigen, daß jedes UND-Gatter eine kleine Verzögerungszeit mit sich bringt. Deshalb werden bei der Schaltung nach Fig. 3 die einzelnen Speicher-Flipflops des Summenregisters S um die Gatterverzögerungszeit später als die entsprechenden Flipflops des Divisor-Registers y umgeschaltet. Dies kann unter Umständen zu Störungen des Betriebsverhaltens führen, wenn Gatter mit relativ großer Verzögerungszeit Verwendung finden. Falls derartige Störungen zu befürchten sind, gibt man der Schaltung nach Fig. 2 den Vorzug, da bei dieser Schaltung alle Register-Takteingänge T direkt von der Grundtakt frequenz fO gesteuert werden".

Die bis jetzt anhand der Figuren 1 bis 3 beschriebene Schaltung ist geeignet, den Quotienten aus zwei digitalen Meßsignalen zu bilden, wobei der Divisor als Binärzahl und der Dividend als Impulsfolgefrequenz.vorliegen muß. Beim Einsatz in Steuerbzw. Regelschaltungen ist dagegen oft auch der Divisor als Impulsfolgefrequenz vorgegeben, weil so die Signalübertragung vom Meßaufnehmer zur Rechensehaltung vereinfacht wird.

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In Fig. 4 ist eine Schaltung dargestellt, die geeignet ist, eine Impuls folgefrequenz fy in eine Binärzahl umzusetzen, die umgekehrt proportional zur Impulsfolgefrequenz fy, d.h. also proportional zur Periodendauer ist. Eine derartige Schaltung ist besonders geeignet für Drehzahlmesser. Als Hauptbaugrupnen sind in der Schaltung nach Fig. 4 ein zweiter Zähler Z und ein zweites übernahmegatter W vorgesehen. Beide Baugruppen bestehen jeweils aus einzelnen Stufen Zl bis Z9 bzw. Wl bis W9. Das zweite übernahmegatter W liegt zwischen den Ausgängen des zweiten Zählers Z und den Eingängen des Divisor-Registers Y, das auch schon in Fig. 1 eingezeichnet ist. Dem Zähleingang ζ des zweiten Zählers Z wird eine Taktfrequenz fOl zugeführt, die unter Umständen identisch, mit der Grundtaktfrequenz fO sein kann; dies ist mit einer unterbrochenen Linie angedeutet.

Die zweite Eingangs frequenz fy liegt an einer Eingangsklemme 12, die mit dem Eingang D eines ersten D-Flipflops 13 verbunden ist. Alle im folgenden beschriebenen Flipflops weisen zwei zueinander komplementäre Ausgänge Ql, Q2 auf. Komplementär bedeutet in diesem Fall, daß der zweite Ausgang Q2 ein O-Signal führt, solange am ersten Ausgang Ql ein L-Signal liegt. Dem ersten Ausgang Ql des ersten D-Flipflops 13 ist ein zweites D-Flipflop 15 nachgeschaltet. Die Ausgänge Ql des ersten D-Flipflops 13 und Q2 des zweiten D-Flipflops 15 liegen an Eingängen eines UND-Gatters 16, dessen Ausgang mit dem Eingang D eines dritten D-Flipflops 17 verbunden ist. Der Ausgang des dritten D-Flipflops 17 ist an einen Rücksetzeingang R des zweiten Zählers Z angeschlossen. Der Ausgang des UND-Gatters 16 ist weiterhin mit einem Übernahmeeingang 18 des zweiten Übernahmegatters V/ verbunden. Die Takteingänge T der drei D-Flipflops 13, 15, 17 liegen an der Klemme 14, der die Grundtaktfrequenz fO zugeführt wird.

Die Ausgänge der jeweils ersten Stufen Zl, Wl, Yl des zweiten Zählers Z, des zweiten Übernahmegatters W und des Divisor-Registers Y sind in Fig. 4 mit den Zahlen 21, 19, 20 bezeichnet. In Fig. 5 ist der Schaltplan der Stufen Wl und Yl

dargestellt. 409819/0970

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Die Stufe Wl des zweiten Übernahmegatters enthält ein UND-Gatter 22, das mit seinen Eingängen an die Ausgänge 18, 21 des UND-Gatters 16 und des zweiten Zählers Z angeschlossen ist. Der Ausgang des. UND-Gatters 22 liegt am Eingang J eines JK-Flipflops 23, das gleichzeitig die Stufe Yl des Divisor-Registers Y bildet. An die Klemme 21 ist weiterhin eine Umkehrstufe 24 angeschlossen, deren Ausgang an einem ersten Eingang eines UND-Gatters 25 liegt. Das UND-Gatter 25 ist mit seinem zweiten Eingang an die Klemme 18 und mit seinem Ausgang an einen Eingang K des JK-Flipflops 25 angeschlossen. Der Takteingang T des JK-Flipflops 23 ist mit der schon beschriebenen Klemme 14 verbunden, welche die Grundtaktfrequenz fO führt. -Der erste Ausgang Ql des JK-Flipflops 23 bildet gleichzeitig den Ausgang der Stufe "Yl. Die übrigen Stufen des zweiten Übernahmegatters W und des Divisor-Registers Y sind gleich aufgebaut wie die in Fig. 5 dargestellten Stufen.

In Fig. 7 sind die Grundtaktfrequenz fO und die zweite Eingangsfrequenz fy in Form von Impulszügen dargestellt. Die Ausgangsimpulse der Stufen 13-bis IJ sind mit fl3 bis fl7 bezeichnet. Außerdem ist der Zählerstand ZIl des zweiten Zählers Z in Fig. 7 in Fo,rm einer Treppenkurve dargestellt.

Die an der Klemme 12 liegenden Signale, d.h. die Impulse der zweiten Eingangsfrequenz fy werden.jeweils mit dem Beginn des nächsten Grundtaktimpulses fO auf den ersten Ausgang Ql des ersten D-Flipflops 13 übertragen um einen weiteren Grundtaktimpuls fO später werden die Signale dann auch auf den Ausgang des zweiten D-Flipflops 15 weitergeleitet. Dies ist in Fig. 7 anhand der Impulszüge fl3 und fl5 dargestellt. Zu beachten ist dabei die Vorzeichenumkehr beim zweiten D-Flipflop 15. .

Das UND-Gatter 16 gibt nur dann ein L-Signal fl6 ab, wenn an seinen beiden Eingängen L-Signale liegen. Nach dem Beginn eines Impulses fy ist dies der Fall von der Vorderflanke

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des ersten bis zur Vorderflanke des zweiten Grundtaktimpulsos fO. Der Ausgangsimpuls des dritten D-Flipflops 17 schließt sich unmittelbar an den Ausgangsimpuls des UND-Gatters 16 an und hat ebenfalls die Länge einer Periodendauer der Grundtaktfrequenz fO. Dies ist in Fig. 7 anhand der Impulszüge fl6 und fl7 dargestellt.

Solange das UND-Gatter 16 ein L-Signal abgibt, wird der Zählerstand des zweiten Zählers Z auf das Divisor-Register Y übernommen. Danach wird mit der Vorderflanke des Impulses fl7 der zweite Zähler Z über seinen Rücksetzeingang R auf 0 zurückgesetzt. Da die Zählfrequenz fOl des zweiten Zählers Z (z.B. die Grundtakt frequenz fO) zeitlich konstant bleibt, ist der beim Impuls fl6 erreichte Zählerstand y, der als Divisor verwendet wird, proportional zur Periodendauer der zweiten Eingangs frequenz f y .· Mit der Schaltung nach Fig. 4 kann man daher eine Binärzahl erzeugen, die aus einer Impulsfolgefrequenz hervorgeht und proportional zu deren Periodendauer ist. Es ist auch möglich, dem Divisor-Register Y einen anders aufgebauten Frequenz-Binärzahlen-Umsetzer vorzuschalten, der an seinem Ausgang z.B. eine Binärzahl abgibt, die proportional zur zweiten Eingangsfrequenz fy ist. Eine derartige Schaltung ist dann in ihrem Schaltungsaufwand etwas komplizierter..

Die Übernahme des Zählorstandes vom zweiten Zähler Z auf das Divisor-Register Y läßt sich anhand der Fig. 5 erklären. Der Schaltzustand des JK-Flipflops 23 kann sich während des Impulses fl6 ändern; es sind zwei Möglichkeiten zu unterscheiden

1, Die zugehörige Stufe Zl des zweiten Zählers Z führt ein L-Signal. Dann liegt während des Impulses fl6 am Ausgang des UND-Gatters 22 ein L-Signal und am Ausgang des UND-Gatters ein O-Signal. Mit dem nächstfolgenden Grundtaktimpuls fO wird ein L-Signal, d.h. das Ausgangssignal des zweiten Zählers Z auf den Ausgang 20 übertragen.

2. Die Zählerstufe Zl gibt ein O-Signal ab. Während des Impulses fl6 gibt in diesem Fall das UND-Gatter 22 ein O-Signal

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und das UND-Gatter 25 ein L-Signal ab. Der Zählerstand der Stufe Zl, nämlich das O-Signal wird mit dem Beginn des nächstfolgenden Grundtaktimpulses fO auf den Ausgang 20 übertragen.

Die beschriebenen Funktionsweisen der D-Flipflops und des JK-Flipflops sind bekannt. Als Literatur sei hier erwähnt: Doktor-Steinhauer, 'Digitale Elektronik in der Meßtechnik und Datenverarbeitung¹, dritte Auflage 1972, Band I, Seiten bis 165. ·

Als Beispiel für den Einsatz der beschriebenen Dividierschaltung soll hier die Drehzahlmessung in einem Kraftfahrzeug erwähnt werden. Die üblicherweise verwendeten Drehzahlmesser für Brennkraftmaschinen bzw. Fahrzeugräder enthalten Zahnräder mit ferromagnetischen Zähnen. Die Zähnezahl ist dabei auf etwa 50 b.is 100 begrenzt.-Die Aus gangs frequenzen derartiger Drehzahlgeber liegen je nach der au messenden Drehzahl zwischen einigen Hz und einigen kHz. Diese Frequenzen sind für digitale Signalverarbeitung zu niedrig.

Andererseits sind normalerweise die Fertigungstoleranzen derartiger Drehzahlgeber recht klein; es ist.möglich₂ die Zahnräder der Drehzahlgeber mit einer Winkelgenauigkeit von 0,1/2 herzustellen. Die in den Figuren 1 und 4 beschriebene Schaltung gibt eine höhere Ausgangsfrequenz ab_s welche die gleiche Genauigkeit aufweist«

Als spezielles Beispiel sei hier ein Motordrehzahlgeber· mit 100 Zähnen erwähnt. Bei einer niedrigen Drehzahl von z.B. 600 Umdrehungen pro Minute macht das" Zahnrad- 10 Umdrehungen in einer Sekunde, und der Drehzahlgeber gibt eine Frequenz von 1 kHz ab. Die zugehörige Periodendauer ist eine Millisekunde. Wenn man jetzt die Zählfrequenz f01=lMHz macht, dann zählt der zweite Zähler Z während einer Periodendauer 1000

Impulse. Bei einer hohen Motordrehzahl von 6000 Umdrehungen pro Minute ist die Aus gangs frequenz 'des Drehzahlgebers =- 10 kHz

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und der zweite Zähler Z zählt während einer Periodendauer Impulse. Diese zur Periodendauer proportionalen Zählerstände werden jeweils auf das Divisor-Register Y übertragen. Für den Fall des Drehzahlmessers kann man als erste Eingangsfrequenz fx eine feste Frequenz verwenden, da man nur noch einen Kehrwert aus der Periodendauer bilden muß. Man wählt zweckmä.ßigerweise für fx \ieder die gleiche Frequenz von 1 MHz wie für die Zählfrequenz fOl. Die Ausgangs frequenz fv des Vergleichers V ist dann bei der niedrigen Motordrehzahl von 600 Umdrehungen pro Minute = 100 kHz, während sich bei der hohen Motordrehzahl von 6000 Umdrehungen pro Hinute eine Ausgangs frequenz von 1 MHz ergibt. Voraussetzung dafür, daß sich so hohe Ausgangsfrequenzen ergeben, ist, daß man die richtige Zahl von Reststellen Yl bis Y^ wählt. Bei der kleinsten zu messenden Periodendauer dürfen nur die Stellen Yl bis Y5 an der Zählung beteiligt sein, damit 1 Bit-Schritte mit 1 MHz ausgezählt werden,

Da die minimale Impulszahl pro Periodendauer 100 Impulse beträgt, kann ein maximaler Abrundungsfehler von 1 % auftreten. Mit diesem Fehler ist die maximale Ausgangsfrequenz fv von 1 MHz behaftet. Der Fehler der minimalen Ausgangsfrequenz von 100 kHz beträgt dagegen nur höchstens 0,1 3».

Die beschriebene Dividierschaltung ermöglicht es also, durch genaues Auszählen der Periodendauer¹ eines Drehzahlgeber-Ausgangssignals und anschließende Kehrwertbildung eine drehzahlproportionale Frequenz zu erzeugen, die in einem für digitale Rechenschaltungen geeigneten Frequenzbereich von 100 kHz bis 1 MHz liegt. Falls ein anderer Frequenz-Binärzahlen-Umsetzer verwendet wird, lassen sich auch andere Divisionsaufgaben mit der eingangs geforderten hohen Genauigkeit lösen. Auch bei kleinen Divisorwerten ergeben sich keine größeren Abrundungsfehler, v/eil eine beliebig große Anzahl von Reststellen vorgesehen werden kann.

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Claims

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Ansprüche

1/ Digitale Dividierschaltung, insbesondere für Drehsahlmesser zur Bestimmung der Drehzahl aus einer Periodendauer, dadurch gekennzeichnet , daß der Dividend als eine erste Eingangsfrequenz (fx) einem ersten Zähler (X) zuführbar ist, daß Ausgänge eines Binärsahlen-Addierers (A) mit Eingängen eines Summenregisters (S) verbunden sind, daß Ausgänge des Summenregisters (S) und eines zur .Speicherung des Divisors dienenden Divisor-Registers (Y) an· die Addiereingänge des Binärzahlen-Addierers (A) anschließbar sind und daß die Ausgänge des Summenregisters (S) und des ersten Zähler (X) zu Eingängen eines Binärzahlen-Vergleichers (V) geführt sindj der an seinem Ausgang eine Quotienten-Frequenz (fv)_ abgibt«,.

Dividierschaltung nach Anspruch I₉'dadurch gekennzeichnet, daß das Divisor-Register (Y)₅, der Addierer (A) und das Summenregister (S) zusätzlich zur Stellenzahl des Vergleichers (V) noch weitere Reststellen (Yl bis Y¹H bzw. Al bis A¹I bzw, Sl bis S¹I) aufweisen, die den niedrigen Stellen (LSB) der Divisor-Binärsahl angeordnet sind.

3» Dividiersehaltung nach Anspruch 1 oder 2_S dadurch gekenn-' zeichnet, daß der Addierer (A) einen zusätzlichen Eingang .(1O) aufweist, der zur Auslösung des Addiervorganges vor-. gesehen ist, und daß der Ausgang (11) des Vergleichen (V) • mit dem zusätzlichen Eingang (10) in Verbindung steht.

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1|. Dividierschaltung nach Anspruch 3» dadurch gekennzeichnet, daß als zusätzlicher Eingang (10) des Addierers (A) ein erstes übernahmegatter (U) vorgesehen ist, dessen einzelne Stufen (Ul bis U9) zwischen den zugeordneten Stufen (Yl bis Y9) des Divisor-Registers (Y) und Addiereingängen des Addierers CA) liegen.

5. Dividierschaltung nach Anspruch ¹I, dadurch gekennzeichnet, daß die einzelnen Stufen (Ul bis U9) des ersten Übernahmegatters (U) jeweils aus einem UND-Gatter bestehen, das mit seinem ersten Eingang an die zugehörige Stufe (Yl

bis Y9), mit seinem zweiten Eingang an den Ausgang (11) des Vergleichers (V) und mit seinem Ausgang an den zugehörigen Addiereingang des Addierers (A) angeschlossen ist.

6. Dividierschaltung nach Anspruch 3» dadurch gekennzeichnet, daß als zusätzlicher Eingang (10) des Addierers (A) ein UND-Gatter (Uli) vorgesehen ist, das mit einem Eingang an den Ausgang (11) des Vergleichers (V) und mit dem Ausgang an einen Takteingang (T) des Summenregisters (S) angeschlossen ist, und daß dem zweiten Eingang des UND-Gatters (Uli) über eine Klemme (14) eine Grundtaktfrequenz (fO) zuführbar ist.

7. Dividierschaltung nach einem der Ansprüche 1 bis 6, dadurch

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gekennzeichnet, daß zur ,Auszählung der Periodendauer jeiner Drehzahlgeber-Ausgangsfrequenz (fy) ein zweiter Zähler (Z) vorgesehen ist, dessen Zählerstand jeweils am Ende einer Periodendauer auf das Divisor-Register (Y) übertragbar ist,

8. Dividierschaltung nach Anspruch 7, dadurch gekennzeichnet, daß zwischen dem zweiten Zähler (Z) und dem Divisor-Register (Y) ein zweites Übernahmegatter (W) angeordnet ist."

9. Dividierschaltung nach Anspruch 8, dadurch gekennzeichnet, daß die als zweite Eingangs frequenz vorgesehene Drehzahlgeber-Ausgangsfrequenz (fy) einer Serienschaltung zweier D-Flipflops (13, 15) zuführbar ist, daß'ein UND-Gatter (16) den beiden D-Flipflops (13, 15) nachgeschaltet ist und daß der Ausgang des UND-Gatters (16) mit einem Übernahmeeingang (18) des zweiten Übernahmegatters (W) in Verbindung steht. * ··

10. Dividierschaltung nach Anspruch 9j dadurch gekennzeichnet ^ daß dem UND-Gatter (16) ein drittes D-Flipflop (17) nachgeschaltet ist, dessen Ausgang (Ql) mit einem Rücksetzeingang <R) des zweiten Zählers (Z)'verbunden ist.

11« Dividiersehaltung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß die einzelnen Stufen (Yl bis Y9) des Divisor-Register (Y) als" JK-Flipflops (23) ausgebildet sind und daß jede Stufe (Wl bis WJJ) des zweiten

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Übernahmegattera (W) zwei UND-Gatter (22, 25) enthält, die den beiden Eingängen (J,. K) des zugehörigen JK-Flipflops (23) vorgeschaltet sind.

12. Dividierschaltung nach Anspruch 11, dadurch gekennzeichnet, daß die beiden UND-Gatter (22, 25) jeweils mit einem Eingang an den Ausgang (18) des UND-Gatters (16) angeschlossen sind und daß der zweite Eingang beim UND-Gatter (22) direkt sowie beim UND-Gatter (25) über eine Umkehrstufe (24) an den Ausgang (21) der zugehörigen Stufe (Zl) des zweiten Zählers (Z) angeschlossen ist.

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