DE2247937A1 - Verfahren zur messung einer gespeicherten ladung - Google Patents

Verfahren zur messung einer gespeicherten ladung

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DE2247937A1 DE19722247937 DE2247937A DE2247937A1 DE 2247937 A1 DE2247937 A1 DE 2247937A1 DE 19722247937 DE19722247937 DE 19722247937 DE 2247937 A DE2247937 A DE 2247937A DE 2247937 A1 DE2247937 A1 DE 2247937A1
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Description

BÖblingen, 26. September 1972 moe-mi
Anmelderin: International Business'Machines
Corporation, Armonk, N.Y. 10504
Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: BU 971 007
Verfahren zur Messung einer gespeicherten Ladung
Die Erfindung betrifft ein Verfahren zur Messung einer kleinen gespeicherten Ladung über eine relativ stark kapazitätsbehaftete Leitung unter Anwendung einer Hilfskapazität.
Die moderne Technik monolithisch integrierter Halbleiterschaltungen bringt es mit sich, daß Datenspeicher, bei denen Binärinformationen in Form elektrischer Ladungen in Kondensatoren gespeichert werden, zunehmend an Interesse gewinnen. Es ist beispielsweise "bekannt"," Halbleiterelemente und hier insbesondere Feldeffekttransistoren (FET) in größeren Anordnungen zur Durchführung logischer · Operationen sowie zu Speieherzwecken zu verwenden. Derartige Speicher weisen üblicherweise zwei Leitergruppen (Wort- und Bitleitungen) auf, wobei die Speicherelemente jeweils an den Kreuzungspunkten der matrixförmig verlaufenden Leitungen angeordnet sind. Jedes Speicherelement ist dabei in der Lage, ein Information-Bit •zu speichern, das sich in der Form eines "Null"- oder "Eins"-Zustands darstellt. Ein Bit wird in die Zelle eingeschrieben durch gleichzeitiges Anlegen eines Signales an eine Wort- und eine Bitleitung. Der Lesevorgang geht ähnlich vor sich. Für die vorliegende Erfindung ist es dabei von großer Bedeutung, daß mit der zunehmenden dimensionsmäßigen Verkleinerung solcher integrierten
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Schaltungen auch die Speicherkapazitäten extrem klein geworden sind, so daß die Leitungskapazitäten demgegenüber nicht nur nicht mehr vernachlässigbar sondern sogar zum Teil erheblich größer sind. Dadurch ergeben sich außerordentliche Probleme beim Abfühlen der gespeicherten Information (Ladung).
Schaltungen zur übertragung von Ladungen eines Kondensators auf einen zweiten Kondensator sind bereits bekannt. Das USA-Patent 3 414 807 beispielsweise betrifft ein digitales Voltmeter, wel-. ches auf der Entladung eines großen Kondensators in einzelnen Schritten in einen kleinen Kondensator beruht, wodurch das Verhältnis zweier Potentiale gemessen wird. Der große Kondensator wird zunächst auf das zu messende Potential geladen, der kleinere Kondensator wird abwechselnd parallel geschaltet und dann kurzgeschlossen, bis das Potential des großen Kondensators bis auf eine Bezugsspannung abgenommen hat.
Das USA-Patent 3 526 783 bezieht sich auf ein mehrphasiges Steuersystem mit einer Einrichtung, um einen Ausgangskondensator, sowie die Leitungskapazität eines zweipoligen Netzwerkes aufzuladen. Dadurch wird eine Spannungsteilung vermieden, wenn der Kondensator und das Netzwerk zusammengeschaltet werden.
Das USA-Patent 3 543 046 schließlich betrifft ein Verfahren zum Vergleich von Kapazitäten durch wiederholtes Aufladen und Entladen eines unbekannten Kondensators abwechselnd mit einem bekannten Kondensator. Die dadurch erzeugten Ströme werden verglichen und daraus das Verhältnis der Kapazitäten bestimmt.
Die vorliegende Erfindung bezweckt ein demgegenüber weiter verbessertes Verfahren zum Messen von in kleinen Kapazitäten gespeicherten Ladungen. Das Verfahren soll besonders gut geeignet sein, um die Ladung einer kleinen Kapazität über eine Leitung in eine
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andere. Kapazität zu übertragen, ohne daß die relativ große Möglichkeit bzw» verteilte Kapazität der Leitung einen nachteiligen Einfluß auf die Meßgenauigkeit ausübt. Weiterhin soll eine Schaltung zum Messen einer in einer kleinen Kapazität gespeicherten Ladung angegeben werden, die sich kompatibel mit der heutigen integrierten Halbleitertechnik solcher Speieheranordnungen herstellen läßt.
Bei einem Verfahren zur Messung einer kleinen gespeicherten Ladung über eine relativ stark kapazitätsbehaftete Leitung unter Anwendung einer Hilfskapazität ist die erfindungsgemäße Lösung der genannten Aufgabe gekennzeichnet durch das Aufladen der Leitung auf eine Bezugsspannung, das anschließende Zusammenschalten der die zu messende Ladung speichernden Kapazität mit der aufgeladenen Leitung über einen zum Ausgleich der Ladungen genügenden Zeitraum, das erneute Aufladen der Leitung auf die anfängliche Bezugsspannung mittels einer Hilfskapazität und einen abschließenden Messvorgang der in der Hilfskapazität verbliebenen Ladung. . *
In vorteilhafter Weiterbildung der Erfindung wird weiter vorgeschlagen, daß für die Speicher- und Hilfskapazität gleich große bzw. für die Hilfskapazität ein kleinerer Kapazitätswert gewählt werden bzw» wird. Weitere vorteilhafte Ausgestaltungen der Erfindung sowie eine zugehörige Schaltung sind in den Unterajisprüchen sowie in der Beschreibung enthalten.
Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher beschrieben. Es zeigen:
Fig. 1 ein Ausführungsbeispiel mit einer Halbleiterspeicherzelle;
Fig. 2 eine Schnittansicht der in Fig. 1 gezeigten Halbleiterzelle entlang der Linie 2-2;
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Fig. 3 die Schaltung dee Ausführungsbeispiele;
Fig. 4 die an die erfindungsgeiiässe Schaltung zum Lesen und Schreiben binärer Information in die bzw. aus der Speicherzelle der Fig. 1 angelegte« Spannungs impulse.
Die Fig. 1 und 2 zeigen zur Illustration verschiedene Ansichten eines Halbleiter-FET 10, der als Speicherzelle wirkt und mit Betriebsschaltungen, wie dem Worttreiber 12, einem Bittreiber 13, einem Ladungsttbertragungssystem 14, verbunden ist, sowie mit einem Bitabfrageverstärker 15.
Die Zelle 10 ist aus einem Körper 16 eines homogenen elementaren Halbleitermaterials gebildet, das einen diffundierten Sourcebereich 17, einen diffundierten Drainbereich 18 mit jeweils dem Halbleiterkörper 16 entgegengesetzter Leitfähigkeit und einen diese beiden Bereiche trennenden Gatebereich 19 aufweist. Zur Darstellung wird angenommen, dass der Körper 16 aus P-leitendem Germanium oder Silicium von 1,0 bis 2,0 Ohm«cm gebildet ist und zur Ausbildung der Diffusionen 17 und 18 N-leitende Dotierungsmittel verwendet
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werden. Ueber der Oberfläche des Körpers liegt eine Isolierschicht 21 die z.B. aus Siliciumdioxyd durch konventionelle Technik gebildet ist und eine Dicke von etwa 8000 Ä hat. Die Schicht 21 wird durch bekannte konventionelle Verfahren bearbeitet, um eine Oeffnung 22 zu bilden und über der Source 17 und dem Gate 19 eine dünnere Oxydschicht 24 von etwa 500- A Dicke auszubilden. Ein Durchtrittsloch 23 wird über dem Drainbereich 18 durch die Oxydschicht 21 geätzt.
Schliesslich wird eine leitende Gatelektrode 25 über das dünne Oxyd 24 und den Bereich 19 gelegt. Eine Bitabfrageleitung 26 wird ebenfalls über das Oxyd 21 so gelegt, dass sie mit dem Drain 18 durch das Durchtrittsloch 23 verbunden ist. Vorzugsweise wird für diese Elektroden Aluminium verwendet mit einer Dicke von etwa 8000 Λ, das z.B. durch Aufdampf- und Aetztechniken auf bekannte Weise ausgebildet wird. . .
Für die Ausbildung der Schichten, Niederschläge, Elektroden usw. sind genügend Techniken bekannt und werden daher nicht näher beschrieben. "
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Die Gatelektrode 25 ist mit dem Worttreiber 12 verbunden, während die Bitabfrageleitung 26 durch einen ersten Schalter 28 mit dem Bittreiber 13 und durch die Ladungsübcrtragungsschaltung 14 mit dem Abfrageverstärker 15 verbunden ist. Der Dreistellungsschalter 28 verbindet entweder die Bitleitung über die Stellung 28A mit dem Bitleitungstreiber 13 oder die Stellung 28B mit Erde oder mit einer offenen Stellung 28C. Da die Source 17 nur durch den Halbleiterkörper 16 mit Erde verbunden ist, wird zwischen der Diffusion 17 und dem geerdeten Körper 16 eine Speicherkapazität C geschaffen. Diese Kapazität C kann eine Ladung so speichern, dass deren Vorhandensein eine binäre Eins und deren Fehlen eine binäre Null darstellt. Der so beschriebene FET 10 kann als Speicherzelle benutzt werden. · -
Fig. 3 zeigt eine äquivalente Schaltung der in Fig. 1 gezeigten Zelle und zugehörigen Betriebsschaltung. Die Sourceelektrode 17 des FET 10 ist mit der Speicherkapazität C verbunden, die Gatelektrode 25 mit der Worttreiberleitung 12 und der Drain 18 mit der Bitabfrageleitung 26. Die Bitabfrageleitung 26 wiederum weist eine verteilte
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Leitungskapazität C., also eine Störkapazität, gegen Erde auf und ist über den Schalter 28 mit der Bittreiberleitung und durch die Ladungsübertragungsschaltung
14 mit dem Abfrageverstärker 15 -verbunden. Die Uebertragungsschaltung 14 umfasst im einzelnen die FETs 30 j 31 und 32. Die Source 33 des FET 30 ist mit der Bitabfrageleitung 26 verbunden, während ihr Drain 34 an die Source 35 des FET 31, an Platte 36 des Detektorkondensators C,, an Source 37 des FET 32 und an den Abfrageverstärker ·
15 angeschlossen ist. Der Drain 38 des FET 31 ist mit der anderen Platte 39 des Kondensators C,, mit einem Eingangsanschluss 40 und mit dem Gate 41 des FET 30 verbunden. Der Detektorkondensator C, wird genauso gross gemacht wie die Speicherkapazität C . Das Gate 49 des. . FET 31 ist wiederum mit einem Eingangsanschluss 42 ver- : bunden. Drain 43 und Gate 44 des FET 32 .sind miteinander und mit einem Eingangsanschluss 45 verbunden.
Bei solchen FETs ist die Grosse des Kondensators C direkt abhängig von der Grosse der Source 17 und beträgt ungefähr 1,6 pf/mm . Bei der heutigen integrierten Schalttechnik
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ist C also normalerweise sehr klein, d.h. beträchtlich kleiner als 0,1 Picofarad. Die verteilte LcitungskapazitMt C1, die zur Bitabfrageleitung 26 gehört, ist wesentlich grosser und kann von 1 pf bis über 10 pf je nach Grosse der Anordnung reichen. Daher ist es schwierig, die Unterschiede zwischen einer gespeicherten Null und einer gespeicherten Eins festzustellen, wenn nicht das Verhältnis K der Kapazität C1 der Bitabfrageleitung zur Speicherkapazität C klein ist.
Typische heute zum Abfühlen von gespeicherten Ladungen in solchen FET-Speicherzellen benutzte Triggerschaltungen sind auf einen Wert von K zwischen 6 und 8 begrenzt, wobei die Ausgangstrennspannung einschl. Störungen zwischen einer -_ Eins und einer Null wesentlich unter einem Volt, z.B. bei etwa 300 mV liegt. Der Grund für diese schwache Leistung auf Seiten der heute gebräuchlichen Schaltungen liegt darin, dass sie im Gegensatz zu der hier vorgeschlagenen den Effekt verteilter Leitungskapazitäten nicht ausschalten oder auch nur vermindern können.
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Die Leitungsübertragungsschaltung überträgt die gespeicherte Ladung vollständig aus dem Speicher in einen Abfühl- oder Hilfskondensator und vermindert so den Effekt der Leitungskapazität derart, dass K>Werte bis etwa 100 benutzt werden können. Das bedeutet einerseits, dass die Speicheranordnungen mehr Bits pro Abfrageleitung haben können, andererseits kann die Speicherkapazität der einzelnen Speicherzelle reduziert werden, wodurch kleinere Zellen benutzt werden können und sich eine höhere Dichte erzielen lässt. . .
In Zusammenhang mit den Fig. 3 und 4 wird die Arbeitsweise der Schaltung beschrieben«, Wenn eine Eins in die Speicher-.zelle geschrieben werden soll, ist der Schalter 28 mit dem Bittreiber 13 verbunden,, der an die Bitabfrageleitung 26 einen positiven Spannungsimpuls von etwa 10V anlegt. Gleichreitig wird auch die Gatelektrode 25 durch einen positiven Spannungsimpuls 52 vom Worttreiber 12 in den positven Bereich getrieben. Dieser Impuls 52 muss gross genug sein, um den FET 10 einzuschalten, d.h. etwa 12V. Wenn der FET einschaltet, gelangt der Spannungspegel der Bitabfrageleitung
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26 an den Kondensator C . Somit speichert der Kondensator C eine Ladung, die eine binäre Eins anzeigt. Damit die gespeicherte Ladung im Kondensator C erhalten bleibt, muss der Wortimpuls 52, Fig. 4 abgeschaltet werden, bevor der Bitimpuls 51 endet. Damit werden die Elektroden 17 und 18 elektrisch getrennt, und die Elektrode 17 bleibt auf dem Ladungspegel des Kondensators.
Der Zustand der Speicherzelle, d.h. des Kondensators C ,
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wird folgendermassen ausgelesen. Zur Zeit T- ist die Bitabfrageleitung 26 mit der offenen Stellung 28c des Schalters 28 verbunden. Positive Spannungsimpulse 53 der Phasepl und 54 der Phasef2, von denen der Impuls 53 etwa 10 Volt und der Impuls 54 12 Volt beträgt, werden von einer Gleichstromquelle an die Anschlüsse 40 bzw. 42 der Schaltung angelegt. Der Impuls 53 gelangt an das Gate 41 des FET 30, wodurch dieser einschaltet und die Kapazität G, mit der Bitleitung 26 verbindet. Gleichzeitig gelangt der Impuls an das Gate 49 des FET 31, wodurch dieser einschaltet und die Bitabfrageleitung 26 mit dem Anschluss 40 verbindet. Somit fliesst Strom von Anschluss 40 durch die FETs 30 und
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zur Bitabfrageleitung 26 und lädt die Leitungskapazität C. auf eine Bezugsspannung VR auf, die ausreicht, um die Source 33 des FET 30 auf ihren Ausschaltpegel vorzuspannen und damit den FET 30 abzuschalten. Die auf die Kapazität C1 gesetzte Ladung ist also gleich denrlmpuls . abzüglich der Schwellwertspannung des FET 30. Wenn die Kapazität CT einmal geladen ist, schalten die Impulse 53 -.-
L·
und 54 zur Zeit T2 ab. Danach1 wird ein dritter Impuls 55 der Phasep3 von etwa 10 Volt an den Anschluss 45 angelegt, um den FET 32 einzuschalten und den Kondensator G, auf den
Spannungspegel des Impulses 55 abzüglich der Schwellenwertspannüng des FET 32 aufzuladen. Das heisst, die an die Kapazitäten C. und C, angelegten Spannungen haben ungefähr den gleichen Wert. ■
Wenn der Impuls 55 zur Zeit T3 endet, legt der Worttreiber einen positiven Impuls 56 an das.Gate 25 des FET 10 an und koppelt die Speicherkapazität C mit der verteilten Leitungskapazität C1',- wodurch die Ladungen auf diesen beiden
Kapazitäten einander ausgleichen und die wesentlich kleinere
Kapazität C gegen die Spannung Vn zu bringen» die die wesents κ
lieh grössere Leitungskapazität C. aufwies.
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Normalerweise ist die Spannung auf der Kapazität C beim Speichern einer binären Eins etwa 7 Volt» unter ungünstigen Bedingungen aufgrund von Leckströmen etc. kann sie jedoch auch bloss 3 V betragen. Für die beschriebenen Ladebedingungen muss dann die Leitungskapazität C. auf etwa 9 Volt geladen werden. Das bedeutet, dass beim Einschalten des FET 10 und paralleler Schaltung der Kapazitäten C und C, die Kapazität C, auf einen Spannungspegel etwas unterhalb von 9 Volt entladen wird.
Zur Zeit T4 schaltet ein Impuls 56 den FET 10 ab, und ein neuer Phase 1 Impuls 57 wird an den Anschluss 40 gelegt, um den FET 30 einzuschalten. Jetzt fliesst Strom vom Kondensator C, durch den FET 30, bis die Kapazität C, wiederauf die Spannung VR geladen ist. Dieser Ladungsfluss hat somit denselben Wert wie die zum Aufladen der Speicherkapazität C auf den Wert VR erforderliche Ladung. Wenn der Impuls 57 abschaltet, ist daher die auf dem Kondensator C, verbleibende Ladung gleich der ursprünglich auf der Speicherkapazität C vorhandenen Ladung. Wenn zur Zeit TS der Abfrageverstärker 15 betätigt wird, wird an seinem
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Ausgang ein Spannungssignal zwischen 2 und 6 Volt abgelesen, welches anzeigt, dass nur eine kleine Ladungsmenge benötigt wurde, um die Kapazität C1 wieder auf ihren Spannungspegel
V. zu bringen. - · ·
Umgekehrt wird eine binäre Null in die Zelle geschrieben, indem man die Bitabfrageleitung 26 über den Schalter 28 mit Erde verbindet. Nun wird vom Worttreiber 12 ein positiver Spannungsimpuls 50 an die Gatelektrode 25 des FET angelegt und dadurch die Kapazität C entladen. Der FET schaltet ab und die Kapazität C bleibt im entladenen Zustand, wodurch eine Null gespeichert wurde.
Das Lesen einer so im Kondensator C gespeicherten Null. -
5 *
geschieht genauso wie das Lesen einer Eins. Zur Zeit Tl: werden die positiven Spannungsimpulse 53.1 von 10 Volt und 54.1 von 12 Volt der Phasen 1 bzw. 2 an die Anschlüsse 40 bzw. 42 der Schaltung 14 angelegt. . Dadurch werden die FETs 30 und 31 eingeschaltet zur Verbindung der Bitabfrageleitung 26 mit dem Anschluss 40, so dass ein Strom fliesst und die Leitungskapazität C. auf die Bezugsspannung VR
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auflädt. Wenn die Kapazität C1 geladen ist, schalten die Impulse 53.1 und 54.1 ab und ein dritter Impuls 55.1 der Phase 3 von 10 Volt wird an den Anschluss 45.angelegt, um
den FET 30 einzuschalten und den Kondensator C, auf die
Bezugsspannung VR aufzuladen. Nachdem der Impuls 55.1 geendet hat, legt der Kortleitungstreiber einen positiven Impuls 56.1 von 12 Volt an das Gate 26 des FET 10 an und koppelt den Speicherkondensator C mit der verteilten Leitungskapazität C., damit die Spannungen dieser beiden sich ausgleichen. Da in diesem Fall C im entladenen Zustand steht, wird eine wesentliche Ladung von C1 auf C
L· S
übertragen. Wenn der Spannungsausgleich erfolgt ist, wird der Impuls von der Wortleitung unterbrochen und der FET 10 abgeschaltet. Zu diesem Zeitpunkt wird wieder ein Impuls 57.1 der Phase 1 von 10 Volt an den Anschluss 40 angelegt und der FET 30 eingeschaltet, um die vorher geladene Kapazität C, mit der ausgeglichenen Kapazität C. zu verbinden. Jetzt fliesst eine beträchtliche Ladung vom Kondensator C, durch den FET 30, bis C. wieder auf die Bezugsspannung VR aufgeladen ist. Der Ladungsfluss ist in diesem Fall wieder gleich der zur Ladung der Speicherkapazität C
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auf die Spannung VR erforderlichen Ladungsmenge. Beim Abschalten des Impulses 57 wird der Kondensator C, entladen, und der Abfrageverstärker 15 führt an seinem Ausgang das Signal 58.1 von etwa 9 Volt und zeigt damit an, dass die Speicherkapazität C auf Null' stand.
Die so in der Speicherkapazität C gespeicherte Ladungsmenge wurde in den Abfühlkondensator C, mit vernachlässigbarem Verlust übertragen, wobei die Auswirkung von in der Uebertragungsleitung vorhandenen verteilten Störkapazitäten ausgeschaltet wurden. Anstelle von FETs können natürlich auch bipolare Transistoren verwendet werden. Ausserdem lässt sich eine Verstärkung des gespeicherten Signales dadurch erreichen, dass.man den Detektorkondensator C, kleiner hält als den Speicherkondensator C . =.
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Claims (5)

  1. PATENTANSPRÜCHE
    Verfahren zur Messung einer kleinen gespeicherten Ladung über eine relativ stark kapazitätsbehaftete Leitung unter Anwendung einer Hilfskapazität, gekennzeichnet durch das Aufladen der Leitung (26, C^) auf eine Bezugsspannung, das anschließende Zusammenschalten der die zu messende Ladung speichernden Kapazität (Cs) mit der aufgeladenen Leitung (26, Cl) über einen zum Ausgleich der Ladungen genügenden Zeitraum, das erneute Aufladen der Leitung (26, Cl) auf die anfängliche Bezugsspannung mittels einer Hilfskapazität (C^) und einen abschließenden Messvorgang der in der Hilfskapazität verbliebenen Ladung.
  2. 2. Verfahren nach Patentanspruch 1, gekennzeichnet durch die Verwendung gleich großer Kapazitäten für die Speicher- (C5) und die Hilfskapazität (C<j).
  3. 3. Verfahren nach Patentanspruch 1, gekennzeichnet durch die Verwendung einer Hilfskapazität (C<j), die kleiner ist, als die Speicherkapazität (C8).
  4. 4. Schaltungsanordnung zur Durchführung des Verfahrens nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, daß ein Feldeffekttransistor (iO) zur Zusammenschaltung der Messleitung (26) mit der Speicherkapazität (Cs) vorgesehen ist und daß die Speicherkapazität (C6) durch die Übergangskapazität des Source-Gebietes (17) zu dem umgebenden Halbleiterkörper (16) dieses Transistors gebildet ist.
  5. 5. Schaltungsanordnung nach Patentanspruch 4, dadurch gekennzeichnet, daß für die Zusammenschaltung der Hessleitung mit der Hilfskapazität sowie für die Zusammenschaltung beider
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    mit einer Spannungsquelle (40, 42, 45) Feldeffekttransistoren (30, 31, 32) vorgesehen sind.
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DE2247937A 1971-10-01 1972-09-29 Verfahren zur Messung einer kleinen gespeicherten Ladung Expired DE2247937C3 (de)

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DE2247937B2 DE2247937B2 (de) 1974-08-29
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