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Verfahren zur blockweisen Verschachtelung der Information von mehreren
prima'ren Zeitvielfachsystemen Die Erfindung betrifft ein Verfahren zur blockweisen
Verschachtelung der Information von mehreren primären Zeitvielfachsystemen.
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Zur wirtschaftlichen Ausnutzung von Übertragungsstrecken wird es meist
sinnvoll sein, die Informationsflüsse von primären Zeitvielfachsystemen zu einem
Informationsfluß höherer Geschwindigkeit,also einem sekundären Zeitvielfach, zusammenzufassen.
Diese Zusammenfassung kann nach einem der bekannten Verfahren 80 vorgenommen werden,
daß die Informationsflüsse von z,B. 4 Primärsystemen bit für bit verschachtelt werden.
Nach einer bestimmten Anzahl von Informationsbit werden Taktanpassungs- und Synchronisierinformationen
eingeblendet (Rahmenbildung), um auf der Bpfängerseite den Informationsflu hoher
Geschwindigkeit wieder richtig in die vier Informtionsflüsse geringerer Geschwindigkeit
aufteilen zu können (DAS 1 949 322, DOò 2 006 504). Diese Zusatzinformation ist
ihrerseits bereits blockweise gebündelt.
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Pür zukünftige PCM-Vermittlungen für Informtionsflüsse von z.B. 8,448
Mbit/s scheint es jedoch günstiger, diesen Vermittlungen die zu verarbeitenden InfDrmatlonen
nicht bitweise verschachtelt, sondern kanalweise geordnet anzubieten und damit die
Demultiplexer an den Eingängen und die ultiplexer an den Ausgängen der Vermittlungen
einzusparen.
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Sinne blockweise Verschachtelung von z.B. 8-bit pro rimärsystem hat
außerdem den Vorteil, daß im Falle des plesiochronen Betriebes des Multiplexers
bitweise gestopft werden kann, um den Phasenjitter des Taktes im emultiplexer klein
zu halten.
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Erst bei einem bergang auf den synchronen Betrieb entfallen Taktkorrekturen.
Der Multiplexer kann aber in seinem Aufbau unverandert bleiben. Die bitweise Verschachtelung
entspricht dann einer kanalweisen Verschachtelung, wenn die Rahmen der Primärsysteme
mit dem 'berrahmen des Uultiplexers synchronisiert sind.
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Es ist deshalb die Aufgabe der Erfindung, ein Verfahren zur blockweisen
Verschachtelung der Information von mehreren primären Zeitvielfachsystemen anzugeben,
die zuvor nach periodischem Einfügen von in Blöcken gebündelter Zusatzinformationen
zur Rahmensynohronisation und Taktanpassung durch bitweise Verschachtelung zu einem
sekundären Zeitvielfach zusammengefaßt wurden. Zur Lösung dieser neuen Aufgabe geht
die Erfindung von zwei über eine Steuerlogik abwechselnd von einem langsamen Einlesetakt
auf einen schnellen Auslesetakt umgeschalteten 3chiebespeicheznaus, wie sie in den
vorstehend erwähnten Verfahren für die andere Aufgabe des Einfügens von Zusatzinformation
in einen Pulerahmen verwendet wurden.
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Die oben datgestellte Aufgabe wird gemäß der Erfindung dadurch gelöst,
daß während den der Zusatzinformation vorbehaltenden Taktintervallen durch die Steuerlogik
der langsame Sinlesetakt unterbrochen wird und die an den Eingangen der Schiebespeicher
liegende Zusatzinformation durch ein beide Schiebespeicher Uberbrückendes Tor direkt
auf ein die Ausgänge der Schiebespeicher zusammenfassendes ODER-Tor gegeben wird,
derart,daß trotz blockweiser Verschachtelung eine bitweise Taktanpassung möglich
ist und der im Multiplexer erzeugte Überrahmen erhalten bleibt.
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Vorteilhaft wird die Information von vier rrimärsystemen 8-bitweise
verschachtelt, weil dann,wie bereits erwähnt,im Falle eines synchron rbeitenden
Is!ultiplexers diese 8 bit den 8-bit-Kanälen der Primärsysteme entsprechen und damit
eine kanalweise Vermittlung erleichtert wird.
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Im folgenden wird anhand von fünf figuren das erfindungsgemäße Verfahren
näher erläutert.
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Die Fig. 1 zeigt oben einen Multiplex-Überrahmen für 4-P5v-Primärsysteme
und darunter im Ausschnitt den mittleren Teil eines halben Kurzrahmens, die Fig.
2 zeigt die Erzeugung von 8 verschiedenen Taktphasen, die Fig. 3 zeigt das Schaltbild
zur Durchführung des erfindungsgemäßen Verfahrens. für eine 8-bitweise Verschachtelung
die Fig. 4 zeigt das zugehörige Impulsdiagramm und die Fig. 5 zeigt die Umgruppierung
der Information am Ausgang eines Multiplexere in Form eines Zeitdiagramms.
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Ein im Multiplexer erzeugter Uberrahmen besteht nach Fig. 1 aus 5
Kurzrahmen, die Jeweils mit einem 8-bit Synchronisierwort F (training) beendet werden.
Das Ende des überrahmens wird duroh ein 8-bit-Markierwort (Marker) M festgelegt.
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In Jedem Kurzrahmen sind 2 x 256 Informationsbit und 2 x 8 bit-Zusatzinformation
untergebracht. Die bit-weise Verschachtelung der Informationen ist aus dem unteren
Teil der Fig. 1 zu erkennen, in welcher jeweils die 256 Informationsbit eines halben
Kurzrahmens in 64 Taktintervallen angeordnet sind. I-n jedem der 64 Taktintervalle
ist Jeweils das erste Bit dem ersten Primärsystem 1, das zweite Bit dem Primärsystem
2 sugeordnet u.s.f. Die Zusatzinformation ist in dem 65. und 66. gebündelt Takt
intervall bereits # in einem 8 bit-Block untergebracht.
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Bei einem plesiochronen System werden hierzu in der Mitte Jedes Kurtrahmens
8-bit-Worte S (stuffing-control) zur Taktanpaßung benutzt, die Je eines Frimärsystem
zugeordnet sind.
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Darauf folgt die zweite Hälfte des Furzrahmene, von dem nur die beiden
ersten Taktintervalle für Jeweils vier bitweise verschachtelte Informationabit gezeichnet
sind.
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Die in der Fig. 2 dargestellten Taktphasen t1 - t8 Zum langsamen Einlesen
in die Schiebespeicher werden aus dem 8,448 Mbit/s Sekundärtakt bzw. aus dem invertierten
Sekundärtakt durch zweimalige Unterteilung und Zusammenfassung erzeugt.
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Außer zum Lin- bzw. Ausleeen der PCM-Informationen werden sie fUr
die Steuerung der Verschachtelung benötigt. Im oberen Teil des Impulsdiagrnmms der
Fig. 2 bedeut T den Sekundärtakt, A den einmal, B den zweimal unterteilten Sekundrtakt,
T den invertierten Sekundärtakt und C und D den aus
dem invertierten
Sekundärtakt T abgeleiteten einmal bzw.
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zweifach unterteilten Sekundärtakt. Durch entsprechende Zusammenfassung
der im oberen Teil dargestellten Impulszüge enthält man die im unteren Teil der
Fig. 2 dargestellten 8-Taktphasen tt - t8, die zwei um jeweils 1800 phasenverschobene
Gruppeh von jeweils vier Taktphasen darstellen, von denen jeweils zwei Taktphasen
Je einem Primärsystem 1, 2, 3 und 4 zugeordnet sind. Die 8-Taktphasen t1 - t8 liegen
jeweils in einem Taktintervall.
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Das Schaltbild der Fig. 3 zeigt im oberen Teil die Schaltung zur 8-bit-weisen
Verschachtelung der PCM-Informationen für ein Primärsystem. Die ochaltungen für
die anderen Primärsysteme sind gleich aufgebaut. Der unterhalb der gestrichelten
Linie dargestellte Teil der Schaltung ist zentral für alle vier Primärsysteme vorhanden.
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Die jedem Primärsystem zugeordnete Schaltung besteht aus dem Eingangstor
Tian dem,wie angedeutet,die im Multiplexer erzeugten Taktintervalle 5 - 6, 13 -
14 bis 61 - 62 anliegen, da in diesem Beispiel die Schaltung zur Verarbeitung der
Informationen des Primirsyetems III dargestellt ist.
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Dem Tor T 1 sind die beiden Tore T 2.1 und T 2.2 mit einem Flip-Flop
PF1 nachgeschaltet, die in bekannter Weise für eine wechselseitige Durchachaltung
der entsprechenden Taktintervalle auf die Steuerlogik sorgen. Die Steuerlogik tUr
die beiden Schiebespeicher S 1 und S 2 beateht aus zwei gleich aufgebauten Gruppen
von Toren für jeden Schiebespeichor, und zwar T 3,1, T 4,1, T 5,1 und T6,1 für den
Schtebespeicher S 1 und T 3,2 T 4,2, T 5,2 und T 6,2 für den Schiebespeicher S 2.
Den Toren T 3,1 bzw. T 3,2 wird als Steuertakt
die in der Figur
2 dargestellte Taktphase t5 zugeführt.
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Hinter den Schiebespeichern S 1 bzw, 3 2 sind die Tore t 7,1 bzw.
T 7,2 angeordnet, welohe die Information Uber ein weiteres Tor T 8 zu dem allen
Primärsystemen gemeinsamen Ausgangstor T 10 weiterleiten. Hinter dem Ausgangstor
T 10 ist noch ein Impulsformer FF 2 angeschaltet.
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Allen Schiebespeichern, die den einzelnen Primäray.ten zugeordnet
sind, wird über den Eingang I der von nicht gezeichneten Multiplexer kommende Bit-Strom
parallel angeboten.
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In dem Pulsdiagramm der Fig. 4 sind die einzelnen ImpulasUge mit den
Bezeichnungen der Tore bzw. Flip-Flops versehen, an denen sie entstehen. Am Ausgang
des Tore. T 1 entstehen, wie der obere Impulszug der Fig. 4 zeigt, im Abetand von
8 Taktintervallen Impulse mit einer Dauer von Jeweils 2 Taktintervallen,wie aus
der darunter gezeichneten Darstellung der Taktphase t5 hervorgeht. Hierdurch werden
die Zeiten zum Auslesen der in den Schiebespeichern S 1 bzw. S 2 gesammelten Informationen
festgelegt. Im dargestellten Falle handelt es eich, da mit t5 eingelesen und während
der Taktintervalle 5 und 6, 13 und 14 usw. ausgelesen wird, um den Teil der Schaltung,
der die Informationen des dritten der vier Primärsysteme verarbeitet, wie auch aus
der Zuordnung der Taktphasen zu den einzelnen Priiäruystemen der Fig. 2 hervorgeht.
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An den Ausgängen der Tore T 2,1 bzw, T 2,2 entstehen demzufolge die
in Fig. 4 im vierten und fünften Impulazug gezeigton Iipse, die ebenfalls eine Dauer
entsprechend iwei Taktintervallen
haben. Die Impulse haben einen
Abstand von 16 Taktintervallen und sind gegeneinander um 1800 phasenverschoben.
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Diese Impulse steuern die Tore T 3,1; T3,2; T 4,1 T 4,2 so, daß während
zweier Taktintervalle der Multiplextakt T von 8,448 Mbit/s zum Auslesen an dem Jeweiligen
Speicher 51 bzw. o 2 liegt und daß während der übrigen Zeit mit dem Takt t5 eingelesen
wird. Die Tore T 7,1 bzw. T 7,2 werden durch die Steuerimpulse nur während des Ausleuens
geöffnet.
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Während der Taktintervalle 65 und 66 wird aus der Information I über
das Tor T 9 die im Multiplexer hinzugefügte Zusatzinformation (M, F, S) direkt in
den Speicher FF2, der zum Zweck der Impuisformung vorgesehen iet, übernommen. In
der Figur 4 sind diejenigen 8 Takte t5 schraffiert, mit denen eine Information in
die Speicher S 1 bzw. S 2 eingelesen wird, die mit einem Takt T von 8,448 M»it/a
später wieder ausgelesen wird. Aus den beiden letzten Zeilen ist zu erkennen, damit
dieser Umordnung der einzelnen Bit kein Informationsverlust verbunden ist Die Figur
5 zeigt als Beispiel, wie eine durch bitweise Verschachtelung aus den Informationen
I bis IV entstandene Information J durch Umordnung zu einer durch 8 bitweise Verschachtelung
entstandenen Information A wird.
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In der ersten Zeile sind 8 Zeitintervalle entsprechend den Taktintervallen
markiert, deren Länge gleich vier Taktdauern des Multiplextaktes iat, d.h. in jedem
Zeitintervall sind vier
Informationebit enthalten. Das erste Bit
stammt hier vom Primärsystem 1, das zweite Bit vom System II usw. Der Informationsfluß
J kann also leicht in die Informationeflüsee I bis IV aufgeteilt werden, entsprechend
den vier Eingangasystemen, jedoch mit einer Taktfrequenz von 2,112 Mbit/s anstatt
2,048 Mbit/s. Die sich aus J ergebenden Bitfolgen sind in den Zeilen I bis IV dargestellt.
In den Speichern S 1 bzw, - 2, dargestellt in Fig. 3, werden diese Informationen
so lange gespeichert, bis sie mit einem Takt von 8,448 Mbit/s 8 bit-weise wieder
ausgelesen werden.
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Die letzte mit A bezeichnete Zeile der Fig. zeigt die sich durch diese
8 bitweise Verschachtelung ergebende neue Bitfolge. Die 8 in I dargestellten Bit
stehen jetzt zusammen in dem mit I gekennzeichneten Abschnitt, die 8 in II dargestellten
Bit in dem mit II gekennzeichneten Abschnitt usw. Die Reihenfolge 1, II, III, IV,
1, ..... wird unterbrochen durch. 8 bit eines Zusatzkanals. Hier gilt die Reihenfolge
1, II, III, IV, Z, 1, II,