DE2216123B2 - Verfahren und Anordnung zur Analog-Digital-Umsetzung unter mehrfacher Integration - Google Patents
Verfahren und Anordnung zur Analog-Digital-Umsetzung unter mehrfacher IntegrationInfo
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Description
Elektrische Analogsignale können oft nur verarbeitet werden, z. B. in Computern, nachdem sie In die digitale
Zahlendarstellung umgesetzt worden sind. Zahlreiche Schaltungen sind bekannt zur Analog-Digital-Umsetzung, auch zur Digital-Analog-Umsetzung. Die vorliegende Erfindung bezieht sich auf einen Analog-Digital-Umsetzer der umschaltenden Art Darunter soll ein
Umsetzer verstanden werden, bei dem Schaltoperationen zwischen einem oder mehreren analogen Eingangssignalen und ein oder mehreren Bezugsspannungen
oder -strömen während der Umwandlung vorgenom
men werden. Solche Umsetzer arbeiten üblicherweise
mit Hilfe eines Vergleichs des Analogsignales das eine unbekannte veränderliche Größe darstellt mit einem
oder mehreren bekannten Vergleichssignalen. Die bekannten Schaltungen können eingeteilt werden in
solche mit schrittweiser Näherung und solche, die mit einem Integrator arbeiten. Ein Umsetzer mit Integrator
wurde beispielsweise beschrieben im IBM Technical Disclosure Bulletin, Band 5, Nr. 8, Januar 1963, Seiten 51
bis 52. Die Umsetzungsgeschwindigkeit solcher Schal
tungen konnte wesentlich erhöht werden durch die
Anwendung verschiedener Bezugssignalpegel auf den Integrator nach der Abtastperiode. Eine derartige
Schaltung wurde in der Offenlegungsschrift 17 62 465
beschrieben.
Analog-Digital-Umsetzer werden häufig derart mit Multiplexschaltungen verbunden, daß mehrere Analogsignale wahlweise zur Umsetzung abgetastet werden
können. Auch benötigen die Umsetzer beider genannten Arten verschiedene Schalteinrichtungen am Ein-
gang. Die bekannten Umsetzer arbeiten zufriedenstellend bei relativ langsamer Abtastung.
Moderne Datenverarbeitungsanlagen wie beispielsweise Computer können digitale Daten mit sehr hohen
Geschwindigkeiten verarbeiten. Bei der Datengewin
nung wie beispielsweise Abtastung ist es daher
wesentlich, daß eine möglichst große Anzahl analoger Eingangssignale in einer bestimmten Zeit abgetastet
werden. Das bedeutet, daß die Zeitdauer für die Konversion eines Analogsignales und auch die Zeit die
der Multiplexer zur Umschaltung benötigt, möglichst
kurz gehalten werden muß.
Bei Verkürzung der Schaltzeiten leidet aber die Genauigkeit der bekannten Schaltungen infolge von
Umschaltstößen, von Widerstandsänderungen während
der Schaltvorgänge, Störungen und anderen Problemen,
die mit den großen für solche Operationen benötigten Bandbreiten verknüpft sind. Eine Möglichkeit, die
Auswirkungen von Sollwertabweichungen einzelner Schaltelemente zu beheben, wurde im /BM Technical
Disclosure Bulletin, Band 11, Nr. 4, September 1968,
Seiten 386—387 aufgezeigt.
Der Erfindung liegt die Aufgabe zugrunde ein Verfahren zur Analog-Digital-Umsetzung unter mehrfacher Integration anzugeben, bei dem die Empfindlich-
keit des Umsetzers gegenüber Ausgleichsvorgängen, die beim Umschalten auf die verschiedenen unbekannten und bekannten Eingangsspannungen entstehen und
die Genauigkeit des Ergebnisses beeinträchtigen, zu verringern.
Die genannte Aufgabe wird gemäß der Erfindung dadurch gelöst, daß die Umsetzung bis zum Abklingen
der Ausgleichsvorgänge kurzzeitig unterbrochen wird.
Eine Anordnung zur Durchführung des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß dem
Integrator ein Pufferverstärker mit einem Verstärkungsfaktor ν « 1 vorgeschaltet ist, dessen Eingang die
unbekannten und bekannten Spannungen über je einen Halbleiter-Schalter zugeführt werden. Der Ausgang des
Pufferverstärkers ist über einen weiteren Halbleiter-Schalter an den Eingang des Integrators angeschlossen,
an den, ebenfalls fiber einen Halbleiter-Schalter, auch eine konstante Spannungsquelle anschließbar ist, deren
Spannung der dem zweiten Eingang des Integrators zugeführten Vorspannung in etwa entspricht
Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird anschließend näher
beschrieben. Es zeigt
F i g. 2 ein Zeitbasisdiagramm der Ausgangsspannung des Umsetzers,
Fig.3 die Blockschaltung eines mit drei Rampenspannungen integriererden Analog-Digital-Umsetzers,
F i g. 4 die Ausgangspegel der verschiedenen Komponenten der in F i g. J gezeigten Schaltung,
F i g. 5 eine Detailschaltung zum Ausführungsbeispiel der F ig. 3,
F i g. 6 Betriebsspannungen für die Schaltungskomponenten der F ig. 3 und 5,
F i g. 7 Blockdiagramm der in den Ausführungsbeispielen der Fig.3 und 5 verwendeten Steuer- und
Zählerschaltungen,
F i g. 8 die Beziehung der Integrator-Ausgangssignale in den Fig.3 und 5 zu den nach Fig.7 decodierten
Signalen des Analog-Digital-Konverters und
Das allgemeine Blockdiagramm der F i g. 1 enthält Komponenten, die zu einem integrierenden Analog-Digital-Konverter gehören, der mit mehreren Rampen
arbeitet Das Ausführungsbeispiel wird im einzelnen in Zusammenhang mit den F i g. 3 und 5 beschrieben. Zu
Grunde liegt eine mit drei Rampen arbeitende Integrieroperation, wie sie in der Offenlegungsschrift
17 62 465 beschrieben ist Der analoge Eingang bei 10 ist
in ein digitales Datenwort zur Verwendung durch ein Datenverarbeitungssystem umzuwandeln. Die Steuerschaltung U leitet einen Umwandlungszyklus dadurch
ein, daß ein entsprechender Schalter in der Schaltermatrix 12 geschlossen wird, so daß das Signal VX in die
Integratorschaltung 13 eingeführt wird. Die Integration von VX beginnt nach der Darstellung in F i g. 2 zur Zeit
f 1. Die Polarität von VX wird am Anfang geprüft und die Steuerschaltung 11 spricht so an, daß die Polarität
für den Integrator 13 immer richtig ist
Gleichzeitig mit der Einleitung der Integration von VX zur Zeit 11 betätigt die Schaltung 11 das Tor 14, so
daß Zeitimpulse vom Taktgeber 15 in die Zähler 16 kommen. Die Zähler 16 erzeugen nach einer vorgewählten Abtastzeit einen Impuls, welcher über die Steuer- so
schaltung 11 zum Zeitpunkt f2 abschaltet Die Prüfzeitperiode (J bis ti kann bekanntlich fest oder
veränderlich sein. Die Steuerschaltung 11 schaltet am Ende der Abtast- oder Prüfperiode ein Bezugi signal 17
über die Matrix 12 so, daß der Integrator 13 für eine kurze Zeit, f 2 bis f 3, festgehalten wird. Während dieser
Zeit kommen die Schalter in der Matrix 12 zur Ruhe. Auf diese Weise wird ausgeschlossen, daß Schaltstörungen die Ausgangssignale des Integrators 13 verzerren.
Die Steuerschaltung 11 erzeugt auch noch andere derartige Plateaus, wie z. B. 10 bis f 1, f 4 bis f 5 und das
Plateau nach f 6, die alle eine ähnliche Operationsunterbrechung oder Isolierung bewirken, während Schaltverbindungen hergestellt werden.
Die Steuerschaltung 11 erzeugt ein Signal, wenn diese
festgelegten Perioden abgelaufen sind. Bei (3 z. B.,
betätigt die Schaltung U die Matrix 12 so, daß die Bezugsspannung 17 auf den Integrator 13 gekoppelt
wird. Der Ausgang des Integrators 13 fällt nach f 3 ab, bis bei f4 der Schwellwert des Vergleichers 18
überschritten und eine Anzeige ausgelöst wird. Wieder wird durch die Steuerschaltung 11 während der
Obergangsperiode f4 bis i5 der Integrator festgehalten, während die Schaltstörungen in der Matrix 12
abklingen. Zur Zeit f 5 wird eine zweite Bezugsspannung mit geringerer Amplitude als die erste auf den
Integrator 13 gekoppelt
Wenn die kleinere Bezugsspannung nach der Zeit f 5 anliegt, läuft das Ausgangssignal des Integrators
rampenförmig mit niedrigerer Geschwindigkeit nach unten. Der Vergleicher 18 zeigt schließlich bei r6 an,
daß der Anfangs- oder Startpegel erreicht wurde, so daß der Umsetzzyklus beendet ist
Fig.3 zeigt ein Diagramm eines integrierenden
Analog-Digital-Konverters mit drei Rampen, ähnlich dem in der eingangs genannten Offenlegungsschrift
beschriebenen. Für einen n-Bit-Konverter mit einer
Frequenz /cdes Taktgebers 25 wird ein Eingangssignal
VX bei 20 durch den Integrator 23 über eine feste Periode
fc
gemessen im Zähler Ti, integriert Anschließend folgt
die Integration der Bezugsspannung VR 2, bis der Vergleicher 21 den Zähler 72 auf der Zahl Nl zur Zeit
N2/fc stoppt Eine zweite Bezugsspannung VR1 wird
dann integriert, bis der Vergleicher 22 den Zähler Tl bei N3, d. h. zur Zeit NZIfc, nach der Zahl Nl stoppt
Der Integrator erhält ferner eine Vorspannung VR 3. Der umgewandelte Ausgangs-Digitalcode NA wird für
den vereinfachten Fall erster Klasse zu:
= 2"-(-Vx- VRi)I(VRl- VRS).
Die Gleichung zeigt, daß der Ausgabecode N 4 direkt
proportional der Spannung Vx, die negativ gewählt wird, abzüglich der konstanten Spannung VR 3 ist Die
Vorspannung kann digital vom Ausgangscode subtrahiert werden, indem man die Zahl Nl vorsetzt
Der Pufferverstärker 26, mit der Spannungsverstärkung eins Hefen über einen Schalter mit den Kontakten
27A und 27ß die drei Haupteingangssignale Vx, VR1
und VR1 zum Integrator 23. Der Integratoreingang Vi 1 kann keine unregelmäßigen und ungenauen Signale
mehr empfangen, wenn die Eingangssignale durch die Kontakte 28, 29, 30Λ und 30ß umgeschaltet werden,
denn der Schalter 27 arbeitet für eine festgelegte Periode r - Vlfc, die durch den Zähler Ti in der
Steuerschaltung 31 zwischen je zwei Integrationsperioden eingesetzt wird.
Die in F i g. 4 gezeigte Impulskurve für die Integratorausgangsspannung VO1 zeigt die kurzen Teile 32 bis 35
mit konstanter Amplitude vor jeder Rampe. Diese Zeitverzögerungsplateaus 32 bis 35 entstehen dadurch,
daß der Integratoreingang Vi 3 kurzzeitig über den Schalter 27 auf die Spannung VR 4 geschaltet wird, die
der 'ntegratorvorspannung VR 3 ähnlich ist. IDisrc
Hauptverbesserung der Umschaltung des Integratoreinganges wird später noch genauer beschrieben.
Konverterschaltung ist schematisch in Fig.5 gezeigt.
Um Schaltstörungen beim Umschalten der Bezugsspannungen VRi, VR 2 und VR 3 durch die MOSFET-Schalter 28, 29 oder 30 zu vermeiden, werden durch die
MOSFET-SchaUer 36 bzw. 37 die Hilfsspannungen VA 1 und VA2 gemäß Fig.5 auf V/l geschaltet. Die
Hilfsspannungen werden an die Kondensatoren 38 und
39 gelegt, um die Schaltstörungen von den MOSFETS
28 und 29 zu absorbieren und von den Widerständen 43, 44,45 und 46 fernzuhalten. Die Schalter 36 und 37 leiten
nur während des Umschaltens des Einganges V/l. Danach werden die Kondensatoren 38 und 39 über die
Widerstände 47, 48 und 49 entladen. Die Bezugsspannungen VRi, VR 2 und VR 3 können sich mit einer sehr
kurzen Zeitkonstante erholen, nachdem die Schalter 36 und 37 wieder ausgeschaltet sind. Eine Hauptursache
der Störungen der Bezugsspannungen ist die Nebenschluß-Streukapazität des Knotenpunktes Vi 1.
Der Widerstand 43 wird verändert, um die Bezugsspannungen zu eiche Der Widerstand 47 wird
verändert, um annähen .J gleiche Hilfsspannungen VR 1
und VR 2 zu erzeugen. Die Werte der Kondensatoren 38 und 39 sind so gewählt, daß die Zeitkonstanten
kleiner sind als ein Umwandlungszyklus, jedoch wesentlich größer als die Dauer der Schaltstörungen.
Wird der Eingang Vi 1 zunächst auf die unbekannte
Eingangsspannung Vx, dann die große Bezugsspannung VT? 2 und schließlich die kleine Bezugsspannung VR1
geschaltet, so ist es in der Praxis schwierig, ideale
Obergänge zwischen den Spannungen zu schaffen, die sowohl von Störungen frei sind als auch zum richtigen
Zeitpunkt erfolgea Da die MOSFET-Schalter 28, 29 und 30 durch den Integrator-Eingangswiderstand 51
beiastet sind, bilden die DurchiaB-Widerstandswerle
dieser drei Schalter drei verschiedene unbekannte Spannungsteiler, wobei der Integrator-Eingangswiderstand 51 zu Fehlern im Integrator-Eingangsstrom führt,
wenn die unbekannte Eingangsspannung Vx integriert wird. Das Integral dieser Zeit- und Amplitudenfehler ist
in der Praxis von Bedeutung und führt zu Umwandlungsfehlern, die beim Betrieb eines langsameren
Analog-Digital-Konverters mit mehreren Rampen nicht auftreten.
Der Pufferverstärker 26 wird durch die Spannung V/l gespiesen und speist seinerseits den Integrator-Widerstand 51. Fehler in der Eingabe-Zeiteinteilung
sowie durch den langsamen Abfall begrenzte Obergänge am Verstärkerausgang erzeugen noch Fehler im
Integral. Die veränderlichen Durchlaßwiderstände der Schalter 28,29 und 30 dahingegen haben keinen Einfluß
mehr. Ein zweites Paar MOSFET-Schalter 27A und 27B
hinter dem Pufferverstärker 26 korrigiert die zeitliche Lage dieser Signale, die dem Integrator zugeführt
werden. Die Zeiteinteilung wird durch die Torschaltung
40 gesteuert, die kurze und genaue Anstiegs- und Abfallzeiten einhält
Wenn der Pufferverstärker 26 stabil und linear arbeitet, stabile Ausschaltspannungen und -ströme
sowie eine angemessene Abfallgeschwindigkeit und Bandbreite hat, kann jetzt nur noch der Schalter 27Λ
Fehler zum Eingangs-Integratorstrom hinzufügen,
wenn Änderungen im Dnrchlaßwiderstand Signaländerungen am Punkt V74 hervorrufen. Die Umwandhmgsgenauigkeit des nut mehreren Rampen integrierenden
Koner hängt jedoch bekanntlich nicht vom Wert des Integratorwiderstandes 51 ab, wenn dieser konstant
ist, und daher führt der Durchlaßwiderstand des
Schalters 27a jetzt nicht zu einem Fehler, wenn er
ebenfalls für alle in den Integrator eingeleiteten Ströme und während jedes Umwandlungszyklus konstant ist.
Eine Möglichkeit zur Erzielung eines konstanten Durchlaßwiderstandes wird später beschrieben.
Wenn die Eingangsspannung Vi 1 geschaltet wird und der Verstärker 26 seine Ausgangsspannung bei V12
abklingen läßt, wird die Integrator-Eingangsspannung V/3 durch den MOSFET 27B auf eine stabile
Bezugsspannung VR 4 geschaltet, die durch die
ίο Widerstände 60 und 61 von Bezugsspannung VR4
abgeleitet wurde. Der Kondensator 65 dient zur Glättung. Die Zeitkonstante von 61 und 65 wird klein
gewählt im Vergleich zu der Zeit in welcher der Schalter 285 leitet, jedoch groß im Vergleich zur Anstiegszeit
der Treiberspannung für den Schalter 27Ä
im Integratorverstärker 62 dient das Potentiometer
63 zur Kompensation der Spannungs- und Stromverschiebungen des Pufferverstärkers 26 und des Integratorverstärkers 62. Das Potentiometer 61 regelt die
während der Schaltintervalle mit konstanter Dauer an
den Integrator angelegte Spannung. Dadurch werden
herrühren, ausgeglichen.
nung V/5 vorgespannt, die von der Spannung VÄ3
herrührt Der Widerstand 52 und der Kondensator 53 sind gleich dem Widerstand 51 bzw. dem Kondensator
54. Der Umkehrverstärker 55, der Vergleicher 56 und die Schalter 27A und 27B haben mit der Polaritätser-
jo mittlung und -verarbeitung zu tun.
Als nächstes wird die Arbeitsweise der Torschaltung 40 betrachtet Wie bereits gesagt ist die einzige
verbleibende Fehlerquelle, die die Eingabesignale zum Integrator 23 beeinträchtigen könnte, der MOSFET-
j> Schalter 27A Er muß schnell und zu genau gesteuerten
Zeitpunkten geschaltet werden und einen konstanten Durchlaßwiderstand aufweisen. Die Torschaltung 40
erfüllt diese beiden Forderungen durch ein zeitlich genau gesteuertes Eingangssignal.
Die Schalter 36 und 37 sind von demselben Signal getrieben wie der Schalter 27Ä Die Treiberschaltung
liefert eine Spannung VG 5A für den Schalter 27A in
Reihe mit der Vorspannung VB, die konstant und unabhängig von der Spannung Vi 2 ist welche dem
4r) MOSFET zugeführt wird. Zu diesem Zweck wird eine
Stromversorgungsspannung V/6 von der Ausgangsspannung Vi 2 des Pufferverstärkers 26 abgeleitet und
dann zur Stromversorgung für zwei Breitbandverstärker 69 und 70 benutzt deren Ausgangsspannungen in
so jeder Richtung die Stromversorgungsspannungen nicht überschreiten können.
Die Ausgangsspannungen VG 5A und VG 5 B der
Breitbandverstärker 69 und 70 bewegen sich, gesteuert durch ein Signal am Eingang 75, zwischen den Werten
VC und V76= V72— VBl wie in der Impulskurve der
Fig.6 gezeigt Dadurch wird eine Veränderung des
Durchlaßwiderstandes zwischen Senke und Quelle in Abhängigkeit von der Eingangsspannung Vi 2 verhindert.
M Der Zeitpunkt der Umschaltung von 27A und 27B
wird durch den Taktgeber 25 gesteuert Das Steuersignal 75 von der Steuerschaltung 31 der F ϊ g. 3 wird bis
zum nächsten Taktübergang durch einen Trigger 66 verzögert, so daß das Ausgangssignal 77 zeitlich
b5 möglichst genau liegt Ein Breitband-Vorverstärker 88
erzeugt Ausgangssignale beider Polaritäten mit gleicher Verzögerung zwischen Eingangs- und Ausgangsübergängen. Die beiden Polaritäten der Steuersignale
werden jede für sich durch identische Verstärker 69 und 70 auf die Leitungen V 65/4 und VG 5 Ζ? gegeben.
Für einen Analog-Digital-Umsetzer hoher Genauigkeit ist ein Integratorverstärker mit einer relativ hohen
Leistung erforderlich. Ein besonders gutes Speichervermögen ist erwünscht, und natürlich ist eine geringe
Empfindlichkeit auf Änderungen der Eingangssignale erforderlich. Obwohl oben angenommen wurde, daß ein
Ansprechen mit begrenzter Bandbreite im Integrator unzureichend ist, wurde festgestellt, daß eine relativ
schmale Bandbreite tatsächlich benutzt werden kann, wenn die Schaltung extrem linear ist. Hinter einem
Breitbandintegrator 23 wird in einem Filter mit einem Widerstand 85 und einem Kondensator 86 die
Bandbreite begrenzt. Dadurch werden Störungen ausgefiltert, die sonst Nichtlinearitäten verursachen.
Ein weiteres Problem bei Analog-Digital-Konvertern mit drei Rampen bietet der Anfang des Umsetzungszyklus.
Der Zyklus muß mit identischen Bedingungen angefangen und beendet werden, um Fehler im
Vergleicher 22 und Fehler aus der Integratorbandbreite auszuschalten. Diese Bedingung ist grundsätzlich erfüllt,
wenn der Analog-Digital-Konverter kontinuierlich arbeitet, d. h. das Ende der dritten Rampe einer
Umsetzung immer als Anfang der ersten Rampe der folgenden Umsetzung benutzt wird. Obwohl diese
Lösung zur Erzielung der theoretischen Höchstgeschwindigkeit der Umsetzung führt, ist sie bei einer
computergesteuerten Multiplexumsetzung nicht durchführbar, insbesondere, da die Umsetzungszeit nicht jo
konstant ist.
Die Umsetzung kann dadurch unterbrochen werden, daß ein MOSFET-Schalter 84, Fig. 5, leitend wird, der
den Integratorkondensator 54 überbrückt. Der MOS-FET wird über den Anschluß 94 während des
Umsetzungszyklus gesperrt gehalten. Während einer Stopperiode liegt am Integratoreingang die Spannung
VR1, die Verstärker 26 und 62 in Ruhestand dicht bei
dem durchschnittlichen Signal hält, das während eines Umsetzungszyklus auftritt. Bei Beginn einer Umsetzung
wird die Spannung VT? 2 an den Integrator 26 angelegt, um die Ausgangsspannung VO1 des Integratorverstärkers
62 auf den Wert zu ändern, der bei der Eichung durch Einstellung des Potentiometers 83 gewählt wurde.
Der Einleitungszyklus zu einer Analog-Digital-Umsetzung
ist in F i g. 4 gezeigt. Diese Folge beginnt damit, daß zur Zeit ix die Spannung VT? 2 auf den Integrator 23
geschaltet wird. Kurz danach wird die Überbrückung des Kondensators 54 aufgehoben, indem die Steuerung
3i den Schalter 84 abschaltet Die Schalter 27 A und 29 bleiben weiter eingeschaltet Der Analog-Digital-Konverter
kann jetzt normal umsetzen. VO1 fällt aufgrund
von VT? 2 ab, die Schaltzeitverzögerung 32 tritt auf und danach wird VT? 1 auf den Integrator 23 geschaltet, um
mit der dritten Rampe 78 fortzufahren. Wenn die Einleitung der dritten Rampe 78 und die folgende
Zeitverzögerung 33 beendet ist, existieren die richtigen
Anfangsbedingungen für den nachfolgenden Start der ersten Rampe. Dieser Einleitungszyklus führt eine
Verzögerung in den Start der Umsetzung ein, während t>o
welcher die Multiplexer und Verstärker zur Ruhe kommen. Die Einleitungsperiode wird außerdem dazu
benutzt, genügend Zeit für verschiedene langsame Störungen mit kleiner Amplitude im Konverter nach
dem vorhergehenden Umsetzungszyklus zur Ruhe kommen zu lassen.
Der Nullpegel des Umsetzers wird zuerst durch
Einstellung der Nullverstellung des Integratorverstärker 62 gesteuert, um die Abweichung des Verstärkers 26
und des Integratorverstärker 62 zusammen auszugleichen. Diese Einstellung erfolgt bei gestopptem Umsetzer,
jedoch bei nichtleitendem Start-Stop-Schalter 84. Wird der Analog-Digital-Konverter mit einem Nullsignal
bei V laufen gelassen und entsteht der gewünschte Null-Ausgangscode durch Einstellung der Spannung
VT? 4, die während der Schaltintervalle an dem Integrator angelegt wird, dann ist die Gesamtzeit dieser
Intervalle in einem Umsetzungszyklus immer dieselbe. Diese Einstellung des Integratoreinganges während der
Umschaltung kompensiert die Pegelfehler aufgrund der festen Verzögerungen in der Umschaltung. Die
Verstärkung des Umsetzers läßt sich, wie bereits gesagt, durch das Potentiometer 43 in F i g. 5 verändern, durch
welches proportionale Änderungen in den Spannungen VT? 1, VR 2 und VT? 3 möglich sind. Die Zeitfolge der
verschiedenen Schalter läßt sich aus F i g. 4 ersehen. Die Bezugszahlen am linken Rand bezeichnen den jeweiligen
Schalter und die in Klammern stehenden Angaben den Spannungspegel am Ausgang. »27A(Vi 2)« z. B.
heißt, daß der Schalter 27A leitet, sobald der Leitungspegel oben ist und daß zu diesem Zeitpunkt das
Ausgangssignal Vi2 des Verstärkers 26 am Integratorverstärker
62 liegt. Außerdem bezeichnet Λ/l den
Punkt, an welchem der erste Zähler Ti, dessen Inhalt die Prüfperiode definiert, voll ist. N2 bezeichnet den
Punkt, wo die Zahlen im Zähler Γ2 enthalten sind, und N 3 den Zeitpunkt, an welchem der Zähler Π die letzte
Zahl der Umsetzung enthält.
Die Arbeitsweise des Polaritäts-Ermittlungsvergleichers 56, die Entscheidung darüber, ob Vx direkt über
3OA oder über den Inverter 55 und 30S zu führen ist, sowie die Voreinstelloperation zur Kompensation der
Effekte, die durch Anlegen von VT? 3 an den Integrator 23 entstehen, sind bekannt und bedürfen keiner
Beschreibung.
Die in Fig.3 gezeigte Steuerschaltung und die Zeitintervallzähler 31 sind im Blockdiagramm der
F i g. 7 dargestellt Die Tore 88 reagieren auf jeden der Eingänge, setzen ihre Statusbits % (A, B, C und D) in die
entsprechenden Zustände und veranlassen außerdem eine Polaritätsbestimmung durch ein Signal 89 für das
Tor 100, wodurch der Ausgang 73 des Vergleichers 56 abgetastet wird. Das während des Überganges vom
Zustand 5 auf den Zustand 6 (siehe F i g. 8) auf 89 vorhandene Signal wird später genauer besprochen.
Aufgrund dieser Prüfung des Tores 100 wird der Polaritätshaltekreis 101 entweder gesetzt oder rückgestellt,
je nach dem Signal auf 73. Wie aus der nachfolgenden Tabelle I zu sehen ist, berücksichtigen
die Tore 88 auch das vorhergehende sowie das jetzige Zustandsbit 96 der Ausgänge 99 des Decoders 97. In
Tabelle I sind die Zahlen 1 bis 12 die Signale auf den
Leitungen 99, L1 ist das Signal 71, L 2 das Signal 72,57*
stellt ein Eingabe-Startkommando dar, C einen Taktimpuls, RB eine Systemrückstellung und Fist der Überlauf
des Zählers Ti. Es ist zu beachten, daß beide Signale ST
und RB von einem nicht dargestellten Steuergerät stammen. Außerdem ist Rx definiert durch die logische
Funktion:
y = (12) Ti +RB.
(D
Dementsprechend ist der Zustand der Steuerschaltung
folgendermaßen definiert:
10
SETZEN
RÜCKSTELLEN
A (4 + 5) D
B (2) L 2 Γ3 + (10+ W)D
C (1)57"+ (8 + 9) D
D [C + 9) Ll + (5 + H)L! +(7) F]C
Rx
(6 + 7) D + Dx
(3) D+ Rx TiC+ Rx
(3) D+ Rx TiC+ Rx
Aufgrund der speziellen Setz- oder Rückstellbedingungen der Zustandsbits 96 sprechen die Steuersignale
95 A und 95ß zur Ein- oder Ausschaltung der Schaltung
27A, 27 B, 36 und 37 der F i g. 3 an auf das Bit D. Im
Zusammenhang mit der nachfolgenden Tabelle II bedeutet das, daß durch das Bit D der Schalter 27A
abgeschaltet und die Leitsignale in die Schalter 285,36
und 37 über 955 gelangen. Das Gegenteil gilt, wenn der Schalter D zurück- oder auf 0 gestellt wird.
Der Decoder 97 stellt den Zustand der Bits A bis D fest und hebt die Spannung auf einer der Leitungen 99
an. Diese Signale werden durch die horizontalen Spalten der Tabelle für den Decoderausgang 99 in
F i g. 8 angegeben. Die Ausgangsleitungen, 91 bis 94 übernehmen die oben im Zusammenhang mit den F i g. 3
und 5 beschriebenen Schaltfunktionen, wogegen die anderen Ausgänge (Gi, G 2, P, R, EOC und T)
bestimmte Steuerfunktionen in anderen Komponenten der in F i g. 7 gezeigten Schaltung übernehmen.
Die nachfolgende Tabelle II zeigt die verschiedenen Schaltungen und logischen Zusammenhänge beim
Übergang von einem Zustand zum anderen. Die Zustandsdefinition der Steuerschaltung nach Tabelle I
und Tabelle II entspricht z. B. dem Übergang von einem der Zustände 4 oder 5 und dem Setzen des Bits D durch
Setzen des Bit A in den Zustandsbits 96. Weiter führt der Zustand 12 und ein Impuls vom Zähler T 3 oder ein
System-Rückstellsignal RB dazu, daß das Bit A zurückgestellt wird, wenn die Ausgänge 99 nicht auf 1
stehen.
15
20
25
30
35 Der Zähler Γ3 in Fig. 7 ist ein 3-Bit-Zähler, der die
Übergangsplateaus 32 bis 37 in F i g. 4, steuert. Eine der Bedingungen, auf welche die Ausgangstore 98 logisch
durch Anzeige des Zustands 2 bei 99 ansprechen, ist die Erzeugung eines Signals Γ für das Tor 104, worauf der
Zähler T3 zu zählen beginnt. Der Zähler T3 erzeugt zwei Ausgangsimpulse, einen, wenn der erste Impuls bei
7"! gezählt wird und den zweiten, wenn der Zähler voll
ist, so daß die dritte Stufe einen 73-Ausgang erzeugt. Wie aus Tabelle II zu ersehen ist, werden mit dem
Ti-Ausgang durch die Ausgangstore 98 entweder die Zähler 1 und 2 vorgesetzt, wenn sie auf 8 stehen, oder
wenn der Zustand 12 erreicht wurde, wird das Ende der
Umsetzung (EOC) angezeigt. Das in den Zählern T\ und Γ2 enthaltene Byte kann gelesen werden.
Die Tabelle II zeigt die verschiedenen Steuersignale für die in den F i g. 3 und 5 gezeigten Schalter sowie die
Pegel, die durch die in F i g. 7 gezeigte Schaltung intern benutzt werden. Eine 1 besagt, daß der Schalter leitet,
während eine 0 angibt, daß der Schalter nicht leitet. Wie bereits erwähnt, gibt das Signal Tin Tabe'le II an, daß
der Zähler Γ3 Zeiteinteilungsoperationen beginnt, und
das EOC-Signal gibt an, daß die Umsetzung abgeschlossen
ist Das Pbedeutet, daß die Zähler entsprechend der erwähnten Polaritäts-Ermittlungs- und -Kompensationseinrichtung
vorzusetzen sind, und R bezeichnet ein Zählerrückstellsignal. Die Signal Gl und G 2 lösen
Taktimpulse über die Tore 103 bzw. 102 in die Zähler 1 und 2 aus. Tl bezeichnet die ersten Zählimpulse vom
Zähler T3 (106 der F i g. 7).
ZUSTAND A
91
92
93
95
Gl Gl
EOC
1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 0 |
2 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 0 | 0 | 1 | 1 |
3 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
4 | 0 | 1 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
5 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 |
6 | 1 | 1 | 0 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 1 |
7 | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | 0 | 0 | 0 |
8 | 1 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | π | 0 | 1 |
9 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 1 | 0 | 1 | 0 | 0 | 0 |
10 | 1 | 0 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
11 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 |
12 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
0
0
0
0
0
0
0
0
0
0
0
Tl
0
0
0
0
0
0
0
0
0
0
Tl
Wenn der Zähler 7Ί (107) überläuft, erzeugt er ein
Signal zur Schaltung 88. Im Zusammenhang mit der F i g. 3 heißt das, daß während der Rückstellperiode die
Bits A bis D gelöscht sind und das Signal 91 vorhanden ist, so daß VT? 1 auf den Verstärker 26 gekoppelt wird.
Die Signale 92 und 93 sind nicht vorhanden, so daß VR 2 und Vx nicht auf den Verstärker 26 gekoppelt werden.
Das Signal 94 ist vorhanden, so daß der Integrationskondensator über den Schalter 84 überbrückt wird, und
das vorhandene Signal 95 zeigt an, daß der Integrator 23 an den Ausgang des Verstärkers 26 gekoppelt ist. Da die
In.pulse Gl, G 2 und folgende fehlen, sind keine
anderen Funktionen auszuführen.
Die dem Zustand 8 entsprechende horizontale Zeile zeigt, daß die Bits A und Dgesetzt sind, während Sund
Cgelöscht sind. Somit wird der Schalter 29 betätigt und VR 2 auf den Eingang des Verstärkers 26 geleitet. Die 0
für 95 besagt, daß der Schalter 27B betätigt und 27A abgeschaltet ist, so daß VT? 4 auf den Eingang des
Integrators 23 gekoppelt wird, uie Eintragung Π in der
Spalte Pzeigt außerdem, daß die Zähler Ti und Γ2 bei
dem Impuls Ti vom Zähler Γ3 vorgesetzt werden und die 1 in der Spalte Tbedeutet, daß der Zähler T3 erhöht
wird.
Hierzu 6 Blatt Zeichnungen
Claims (8)
1. Verfahren zur Analog-Digital-Umsetzung unter mehrfacher Integration, dadurch gekennzeichnet, daß zur Verringerung der Empfindlichkeit des Umsetzers gegenüber Ausgleichsvorgängen, die beim Umschalten auf die verschiedenen
unbekannten und bekannten Eingangsspannungen auftreten, die Umsetzung bis zum Abklingen der
Ausgleichsvorgänge kurzzeitig unterbrochen wird.
Z Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Verringerung des EinPußes der
Ausgleichsvorgänge auf die durch einen ohmschen Spannungsteiler (58 F i g. 5) gebildeten Bezugsspannungsquellen jede von ihnen beim Umschalten über
je einen Halbleiter-Schalter (36, 37) mit einem parallelliegenden Hilfs-Spannungsteiler (59) verbunden wird, der für jeden Abgriff einen Parallelkondensator (38,39) aufweist
3. Verfahren nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß dem Eingang des
Integrators (23) während der kurzzeitigen Unterbrechungen der Umsetzung über einen nur während
dieses Intervalls geschlossenen weiteren Halbleiter-Schalter (2IB) eine konstante Spannung zugeführt
wird, die etwa gleich groß ist wie die Vorspannung des Integrators.
4. Anordnung zur Durchführung des Verfahrens nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß dem Integrator (23) ein Pufferverstärker
(26) mit einem Verstärkungsfaktor v» 1 vorgeschaltet ist, dessen Eingang (ViI) die unbekannten und
bekannten Spannungen über je einen Halbleiter-Schalter (28, 29, 3OA, 30B) zugeführt werden und
dessen Ausgang (Vi 2) über einen weiteren Halbleiter-Schalter (27A) an den Eingang (Vi 3) des
Integrators angeschlossen ist, an den, ebenfalls über einen Halbleiter-Schalter (27B), auch eine konstante
Spannungsquelle anschließbar ist, deren Spannung der dem zweiten Eingang (ViS) des integrators
zugeführten Vorspannung in etwa entspricht
5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß als Halbleiter-Schalter MOS-Feldeffekttransistoren dienen.
6. Anordnung nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß die mit dem Eingang
(Vi 3) des Integrators verbundenen Halbleiter-Schalter (27A, 27B) im geschlossenen Zustand einen
konstanten Widerstand aufweisen.
7. Anordnung nach den Ansprüchen 4 bis 6, dadurch gekennzeichnet, daß mehrere von Taktimpulsen gespeiste Zähler vorgesehen sind, die die
Integrationsintervalle und kurzzeitigen Unterbrechungen der Umsetzung festlegen.
8. Anordnung nach den Ansprüchen 4 bis 7, dadurch gekennzeichnet, daß der Kondensator (54)
des Integrators über einen Halbleiter-Schalter (84) kurzschließbar ist
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13174871A | 1971-04-06 | 1971-04-06 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2216123A1 DE2216123A1 (de) | 1972-10-12 |
DE2216123B2 true DE2216123B2 (de) | 1981-07-30 |
DE2216123C3 DE2216123C3 (de) | 1982-03-18 |
Family
ID=22450847
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2216123A Expired DE2216123C3 (de) | 1971-04-06 | 1972-04-01 | Verfahren und Anordnung zur Analog-Digital-Umsetzung unter mehrfacher Integration |
Country Status (12)
Country | Link |
---|---|
US (1) | US3733600A (de) |
JP (2) | JPS5141543B1 (de) |
BE (1) | BE781491A (de) |
CA (1) | CA994914A (de) |
CH (1) | CH541906A (de) |
DE (1) | DE2216123C3 (de) |
DK (1) | DK133450B (de) |
FR (1) | FR2132042B1 (de) |
GB (1) | GB1357656A (de) |
IT (1) | IT947881B (de) |
NL (1) | NL7204428A (de) |
SE (1) | SE377250B (de) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
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- 1972-02-21 GB GB789172A patent/GB1357656A/en not_active Expired
- 1972-02-25 IT IT21010/72A patent/IT947881B/it active
- 1972-03-03 JP JP47021609A patent/JPS5141543B1/ja active Pending
- 1972-03-06 SE SE7202830A patent/SE377250B/xx unknown
- 1972-03-16 FR FR7209913A patent/FR2132042B1/fr not_active Expired
- 1972-03-27 CH CH450272A patent/CH541906A/de not_active IP Right Cessation
- 1972-03-27 CA CA138,129A patent/CA994914A/en not_active Expired
- 1972-03-30 BE BE781491A patent/BE781491A/xx unknown
- 1972-04-01 DE DE2216123A patent/DE2216123C3/de not_active Expired
- 1972-04-02 NL NL7204428A patent/NL7204428A/xx unknown
- 1972-04-05 DK DK164472AA patent/DK133450B/da unknown
-
1974
- 1974-07-02 JP JP49075068A patent/JPS50141254A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE2216123C3 (de) | 1982-03-18 |
DK133450B (da) | 1976-05-17 |
DK133450C (de) | 1976-10-11 |
IT947881B (it) | 1973-05-30 |
US3733600A (en) | 1973-05-15 |
JPS5141543B1 (de) | 1976-11-10 |
GB1357656A (en) | 1974-06-26 |
NL7204428A (de) | 1972-10-10 |
FR2132042B1 (de) | 1978-09-29 |
DE2216123A1 (de) | 1972-10-12 |
BE781491A (fr) | 1972-07-17 |
SE377250B (de) | 1975-06-23 |
JPS50141254A (de) | 1975-11-13 |
FR2132042A1 (de) | 1972-11-17 |
CA994914A (en) | 1976-08-10 |
CH541906A (de) | 1973-09-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OD | Request for examination | ||
C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |