DE2144870B2

DE2144870B2 - Monolithischer halbleiterspeicher mit schadhaften speicherstellen

Info

Publication number: DE2144870B2
Application number: DE19712144870
Authority: DE
Inventors: William F. Poughkeepsie N.Y. Beausoleil (V.StA.)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1970-09-30
Filing date: 1971-09-08
Publication date: 1977-04-14
Also published as: FR2108080A1; NL175000B; US3714637A; JPS5166735A; JPS5734599B2; NL175000C; FR2108080B1; DE2144870A1; GB1311221A; CA954218A; NL7113325A; BE773268A; JPS5647635B1

Description

Die Erfindung betrifft einen monolithischen Halbspeicher nach dem Oberbegriff des Patentanspruchs 1.

Bei Matrixspeichern mit Magnetkernen hat man die schadhaften Speicherstellen dadurch zu ersetzen versucht daß von vornherein bei der Herstellung mehrere Leitungen, d.h. Speicherzellen, vorgesehen sind, als eigentlich für die erforderliche Speicherkapazität erforderlich sind. Tritt nun an einer Speichersteüe in einer Wortleitung oder Bitleitung ein Fehler auf, dann wird die gesamte Wortleitung oder Bitleitung unwirksam gemacht und durch zwischen den Decodern und der Speichermatrix liegende Schalter eine der redundanten Leitungen an deren Stelle angesteuert Diese Art der Kompensation von schadhaften Speicherzellen innerhalb eines Matrixspeichers hat jedoch den Nachteil, daß ganze Zellengruppen im Speicher redundant sind, die den Preis des Speichers wesentlich erhöhen Vor allem hat es sich gezeigt, daß eine derartige Kompensation von schadhaften Speicherstellen bei Halbletterspeichern nicht eingesetzt werden kann, da bei der Herstellung von Halbleitcrspeichern eine wesentlich größere Fchlerrate innerhalb eines Speicherplättchens auftritt, wie es bei den Ferritkernspeichern der Fall ist.

Dui-ch die US-Patentschrift 32 22 653 ist eine Schaltungsanordnung zur Kompensation schadhafter Speicherzellen bekanntgeworden, die die durch ein zusätzliches Fehlermarkierungsbit gekennzeichneten Speicherzellen innerhalb eine Spru hers über ein Steuernetzwerk automatisch cisii/t. Wird beim Speicheranruf z. B. eine schadhafte Speicherzelle angesteuert, dann wird über eine Vergleichsschaltung bewirkt, daß eine Alternativadresse, die eine freie, nicht schadhafte Speicherzel, bezeichnet, automatisch angesteuert wird. Diese Schaltungsanordnung zum automatischen Ersatz einer schadhaften Speicherzelle hat jedoch den Nachteil, daß ein sehr hoher Aufwand an Schaitmitteln und Zeit benötigt wird, um eine schadhafte Bitstelle zu ersetzen.

Weiterhin ist aus der Offenlegungsschrift 15 24 788 eine Schaltungsanordnung zur Kompensation von schadhaften Speicherzellen innerhalb von Matrixspeichern in Halbleitertechnik bekanntgeworden, die dadurch charakterisiert ist, daß jedem Datenblock ein Überlaufblock im Speicher zugeordnet ist, daß die Ansteuerung des Speicherblocks und die Zählung bekannterweise von einem Blockadressenzähler, der die jeweilige Anfangs-Blockadresse beinhaltet, und einen Blockzähler, der die übertragenen Datenblöcke zählt, sowie durch einen Wort-Adressenzähler, der die Wortzellen innerhalb eines Blockes durch Weiterschal ten um 1 bestimmt und einen Wortzähler, der die übertragenen Worte zählt, erfolgt, und daß eine Schaltung bei Vorliegen einer schadhaften Wortzelle innerhalb eines Blocks ein Signal erzeugt das die Weiterschaltung des Wortzählers zu diesem Zeitpunkt verhindert, wodurch nach Aufruf aller Wortzellen in einem Block der Wortzähler nicht auf dem Sollwert steht und über vorhandene, bekannte Adressierungsschaltungen die Übertragung der restlichen Worte eines Datenblocks in einen zugeordneten Überlaufblock steuert. Abgesehen von dem hohen technischen Aufwand dieser Schaltungsanordnung besteht jedoch

bei dieser Lösung der gravierende Nachteil, daß durch das Vorhandensein dieser vielen Zähler ebenfalls eine Fehlerquelle vorhanden ist, die ein einwandfreies Arbeiten nicht im gewünschten Maße ermöglicht.

In der Offenlegungsschrift 1901 806 ist eine weitere Schaltungsanordnung zur Kompensation schadhafter Speicherzellen in monolithischen Speichern bekanntgeworden, die mit einem dem Hauptspeicher zugeordneten Fehlerkorrekturspeicher arbeitet und dadurch gekennzeichnet, daß der Fehlerkorrekturspeicher in etwa dasselbe Verhältnis von schadhaften Speicherstel le* zu nicht schadhaften Speicherstellen aufweist, wie der Hauptspeicher und daß im Fehlerkorrekturspeicher sowohl die schadhafte Speicherstelle des Hauptspeichers als auch eine korrigierte Bitinformation gespei chert sein kann und daß Zugriffsschaltungen vorhanden sind, die auf den Hauptspeicher und den Fehlerkorrektufspeicher gleichzeitig wirken, so daß die aus dem Hauptspeicher ausgelesenen Informationen in das nachgcschafteie Register eingetragen werden und daß das aus dem Fehlerkorrekturspeicher ausgelesene Wori ■uf den Eingang eines nachgesehalteten Assoziativspei chers gegeben wird, sr, daß bei Übereinstimmung tier inliegenden information mit einer im Assoziativspei eher gespeicherten Information über nathgeschaltete Steuersrhfiliiinfjen die schadhafte .Speicherstelle im Hauptspeicher lokalisiert und im Reuiger korrigier! wird

Obwohl si' h diese l-ösung insbesondere fm monoli thischr Halbleiterspeicher eipnet. hat sie doch den Nachteil. daß Assoziativspeicher vorhanden ^cm müssen und daß außerdem ein zusätzlicher lehlerkor rektiirspeicher erforderlich ist.

Außerdeti. /νψ\ die FR-PS 1h 01 l^r>h einen Halb leiterspeicher. bei dem /um /wecke der Fehlerstellen Fliminieninj; Plättchen geprüft werden und dabei die Lage des Fehle-s auf dem Plättchen festgestellt wird Dieser Speicher hat jedoch den Nachteil, daß die defekten Spcicherstellcn trot/ Fehlers angesprochen werden und dann erst in ihrer Wirkung korrigiert werden können.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen Aufbau eines monolithischen Halbleiterspeichers, der aus mehreren, auf Trägerkarten aufgebrachten Speieherplättchen besteht, die defekte Speicherstellen innerhalb bekannter Sektoren aufweisen, /v schaffen, in welchem teilweise defekte Speieherplättchen verwen det werden können und trotzdem mit zusammenhän genden Adressen gearbeitet werden kann, ohne daß komplizierte Schaltungen zur Adressentransformation erforderlich sind.

Die erfindungsgemäße Lösung der Aufgabe besteht im kennzeichnenden Teil des Patentanspruchs 1.

Der große Vorteil der vorliegenden Lösung besteht darin, daß durch die Vorsortierung und Anordnung der einzelnen Speieherplättchen innerhalb eines Speichers ohne zusätzlichen Aufwand eine relativ einfache Lokalisierung der fehlerhaften Bits beim Adressieren möglich ist, so daß die in Ordnung befindlichen Zellen nur durch eine Transformationsschaltimg in lopiseh zusammenhängenden Adressteilen anstatt der fehler haften angerufen werden können. Die fehlerhaften Bitpositionen werden lediglich in höhere ArlreflstHlcri Obersetzt, die normalerweise nicht adressiert werden.

Damit wird eine lösung nngcgcben. die sowohl sei'" schnell arbeitet als auch Äußerst wenig Schaltungsaul wand zur Kompensation der fehlerhaften Bitpositiomn benötißi, wobei noch 711 beachten ist, daß dabei eine sehr

große Speicherplatzausnutzung bzw. Speicherausbeute erreicht wird.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnungen dargestellt und wird anschließend nähei beschrieben. Es zeigt

Fig. 1 ein schematiches Blockdiagramm eine; monolithischen Speichers.

F i g. 2 ein genaueres BlockJiagramm eine! Plättchens des in F i g. 1 gezeigten Speichers,

F i g. 3a und ib ein Blockdiagramm und eine Tabelle eines Adreßpuffers für einen Speicher, der nur au? fehlerfreien Plättchen aufgebaut ist (Vollspeicher),

F i g. 4a und 4b ein schematiches Blockdiagramm unc eine Tabelle eines »Halb-Speichers«,

Fi g. 5a und 5b ein Blockdiagramm und eine Tabelk eines Adreßpuffers zwecks Verwendung in einem Halb oder Vollspeicher.

F i g. 6a und 6b ein schematisches Blockdiagramm unc eine Tabelle eines Speicheradreßpuffers zur Verwendung als Viertel-, Halb , Dreiviertel oder Vollspeicher und

fig 7 ein schematiches Blockdiagramm eine¹ mehrere Teilspeicher kombinierenden Systems.

Der Speicher nach Fig. 1 besteht aus mehrerer Karten 10 die je eine Bitposition eines Wortes in eincrr: dreidimensionalen Speicher enthalten. Der Speicher wird durch eine in einem Adreßregister 12 gespeicherte Adresse adressiert, die über den Adreßpuffer 14 läuft.

Jede Karte 10 besteht aus mehreren Moduln lft und jede". Modul *us vier Plättchen 18 f.in ein/elnei Plättchen ist ^f-nauer in I 1 g 2 dargestellt, die Bitadressen auf einem Plättchen sind willkürlich ir logische Quadranten eingeteilt, und die beiden binarer Adreßbits, die diese Quadranten adressieren, weidet Quadrantenadresse genannt.

Der Ausgang 20 vom Adreßpuffer 14 ist mit aller: Plättchen im Speicher verbunden und wird aecodiert um eine einzelne Bitzellc auf dem Plättchen zu wählen was genauer im Zusammenhang mit F 1 g. 2 bcsc hricber wird

Der Ausgang 22 des Adreßpuffers 14 treibt einer Y Decodierer 24 und der Ausgang 26 sinen X Decodierer 28 auf der Karte. Die decodierten Ausgänge von Y und X-Decodierer erregen ein einzelnes Plättchen irr Schnittpunkt.

In Fig. 2 ist ein einzelnes Plättchen 18 genauei gezeigt. Der Wortdecodierer 30 und der Bitdecodierei 32 decodieren den Ausgang 20 vom Adreßpuffer, wai zur Wahl eines einzelnen Bits auf dem Plätichen irr Schnittpunkt der erregten Decodierer Ausgangsleitun gen führt.

Jedes Plättchen ist weiterhin mit einer Plättchen Wahlschaltung 34 ausgestattet, die auf die X- unc V-Leitungen anspricht Wenn die entsprechenden X- und Y leitungen erregt sind, betätigt die Plättchen Wahlschaltiing 34 die Lese-Schreib Steuer-Schaltung 36 Wenn der Lese-Schreib Eingang der Schaltung erregt ist, werden die Daten auf der Dateneingangslei lung in der gewählten Speicherzelle im Plättcher !"■',peichert. Nur die Speicherzelle, die durch der VV-r(decodierer und den Bitdccodierer angewählt ist wird zur Speicherung betätigt.

In ähnlicher Weise werden Daten durch der Leseverstärker 38 abgefühlt, der mit der Karte se verbunden ist, daß er auf gelesene Daten aus dei Speicherzelle anspricht, die durch den Wortdecodierci und den Bitdccodierer erregt ist.

In f i R. "la ist die Organisation eines Adreßpuffers fü;

die Verwendung in einem Speicher mit fehlerfreien Plättchen und voller Kapazität gezeigt Die Ausgänge 0 bis 14 vom Adreßregister werden durch den Adreßpuffer nicht verändert und gemäß Darstellung in Fig.3a auf Modul, Plättchen, Quadrant und niederwertige Adreßpositionen getrieben.

F i g. 3b zeigt in einem Diagramm die wählbaren Quadrant- und Plättchenadressen für einen Speicher mit voller Kapazität. Der Speicher weist keine defekten Plättchen auf, und daher können im Modul alle Adressen A 0, A 1... A 15 benutzt werden.

Die einzigen für die Erklärung der Erfindung interessanten Adreßbitpositionen sind die Positionen 4 und 5, die die Plättchenadresse darstellen, und die Positionen 6 und 7, die eine willkürliche Quadrantenadresse darstellen. Da in Fig.2 ein Plättchen eine Gesamtzahl von 256 Speicherzellen aufweist, enthält jeder Quadrant insgesamt 64 verschiedene Bitadressen; die Quadrantenadressen sind in F i g. 3b als A 0, A 1, A 2 und A 3 für das Plättchen 0 dargestellt. Die Adreßpositionen der Fig.3b sind gemäß Auswahl durch den Adreßpuffer 14 der Fig.3a zusammenhängend, d.h., wenn eine binäre Folge auf den Eingang des Adreßpuffers 14 gegeben wird, sind die am Ausgang erzeugten Adressen sequentiell. Die Adressen laufen natürlich von einem Modul zum anderen weiter.

F i g. 4 ist ein Schaltbild für den Adreßpuffer 14, der einen Halbspeicher liefert, d. h., einen Speicher, in dem die Hälfte der Quadrantenadressen nicht gewählt ist. Die gewählten Quadrantenadressen sind jedoch zusammenhängend.

Ein Speicher mit halber Größe wird folgendermaßen aufgebaut Zuerst werden die Plättchen nach den Plättchen sortiert, die fehlerhafte Adressen nur im zweiten und/oder dritten Quadranten 1 bzw. 2 haben und Plättchen, die Fehler nur im ersten und/oder zweiten Quadranten 0 und 1 haben. Plättchen mit Fehlern im zweiten und/oder dritten Quadranten 1 bzw. 2 werden in die Plättchenposition 0 und 1 eines jeden Moduls gesetzt. Plättchen mit Fehlern im ersten und/oder zweiten Quadranten 0 bzw. 1 werden in die zweite und dritte Plättchenposition des Moduls gesetzt. Da der Speicher nur die halbe Größe hat, wird die Position 0 des Adreßregisters nicht benutzt, und alle Adreßleitungen werden in die nächstniedere Bitposition verschoben, gemäß Darstellung in Fig.4a. Die Adreßregister-Bitpositionen 5, 6 und 7 sind über Kreuz verdrahtet wie es für die vier Moduleingänge dargestellt ist die der Plättchenadresse und der Quadrantenadresse entsprechen. Dadurch werden zusammenhängende Adressen für die acht guten Quadranten innerhalb eines Moduls entsprechend der in F i g. 4b gezeigten Adreßfolge erzeugt

F i g. 5a zeigt die interne Schaltung, die im Adreßpuffer 14 erforderlich ist, mn einen Speicher mit voller bzw. halber Größe zu ersteüea Die Schaltung kann in einem Speicher benutzt werden, der mit lauter guten Schaltkarten oder mit Schaltkarten ausgerüstet ist, die Fehler der im Zusammenhang mit den Fig.4a und 4b beschriebenen Art aufweisen. Mit Hufe der in Fig.5 gezeigten Schaltung erfolgt diese Verwendung, indem der O-Engang des Adreßpuffers mit einer Antivalenzschaltung SO verbunden wird. Wenn ein Speicher halber Größe gewünscht wird, wad der O-Eingang nicht erregt, und die Schaltung verhalt sich genauso wie die in Fig. 4a gezeigte. Wenn jedoch ein Speicher voller Größe adressiert wird, wird die O-Position benutzt, und das Antivdenzgüed 50 erzeugt ein Muster, wie es in F i g. 5b gezeigt ist. Somit sind die Adressen zusammenhängend, beginnend mit A 0 bis An und laufer weiter mit der nächsten Adresse BO bis Bn und lieferr so einen Speicher voller Größe.

Fig.6a zeigt eine im Adreßpuffer verwendbare Schaltung, die einen Speicher mii ¹A-, '/2-, ³U- odei ⁴A-GrOBe liefert. Wenn ein 'A-Speicher gewünschi wird, werden die Moduln nach vier verschiedener Klassen aussortiert Die Moduln mit Fehlern in der Plättchen-Quadranten 1, 2 und 3 werden in die O-Plättchenposition gebracht, die mit Fehlern in den Quadranten 0,2 und 3 in die Plättchenposition 1 auf dem Modul, die mit Fehlern in den Quadranten 0,1 und 3 in die Plättchenposition 2 auf dem Modul und schließlich die mit Fehlern in den Quadranten 0, 1 und 2 in die Plättchenposition 3 auf dem Modul. Da es sich hier um einen Viertelspeicher handelt werden die werthöheren Bitpositionen 0 und 1 des Adreßregisters nicht benötigt und daher nicht erregt. In diesem Fall haben die Antivalenzglieder 52 und 54 keinen Einfluß auf die Schaltung, und die Adreßfolge ist A 0, A 1, A 2... A l (siehe F i g. 6b). Wenn ein Halbspeicher gewünscht wird, wird der 1-Bitposition-Eingang zum Pufferregister 14 erregt, wodurch das Antivalenzglied 54 die sequentiellen Adressen oberhalb von An liefert d.h. BQ, BX, B2...Bn.

In ähnlicher Weise erzeugen für einen ³/4-Speicher die Antivalenzglieder 52 und 54 die in der Reihenfolge nächsthöheren Adreßpositionen CO bis Cn. Für einen «/-»-Speicher schließlich werden die nächsten Adreßpositionen in der Reihe, nämlich DO bis Dn, unter Verwendung der letzten Positionen des Plättchens erzeugt.

In F i g. 7 sind die Speicher A. B, C, D, E und F so kombiniert daß nur ein Bruchteil jedes Speichers in der Art genutzt wird, daß die ganze Kombination durch zusammenhängende Speicheradressen adressiert wird. Das Ergebnis ist eine Kombination von Speichern, die für den Benutzer als ein logischer Speicher erscheint

Jeder Speicher 15 enthält 32 K adressierbare Stellen. Die Speicher C, D, E und F sind zu 75% genutzt Die Speicher A und B sind zu 50% genutzt Jeder Speicher ist mit einem Decodierer 14 ausgerüstet der bis zu 15 binäre Eingänge decodieren kann, welche Ausgangssignale zur Wahl der Speicherstellen liefern. Adressen werden dem Speichersystem über ein Adreßregister 12 zugeführt welches eine 15 Bit große binäre Adresse speichert Die werthohen Adreßpositionen werden durch das Blockadreßregister 13 geliefert

Für Adressen mit niedrigeren Zahlen erregen die werthohen Bitpositionen 0 und 1 des Adreßregisters 12 jedoch das UND-Glied 17 nicht Das Ausgangssignal des UND-Gliedes 17 ist negativ, wird invertiert und erregt dadurch einen Eingang des UND-Gliedes 19. Für die niedrigen Adressen enthält das Blockadreßregister 13 Nullen. Der Ausgang I, der negativ ist, wird umgekehrt und erregt den anderen Eingang des UND-Gliedes 19, wodurch das Ausgangssigna] »Wähle Speicher O< erzeugt und der Speicher C ausgewählt

wird. Der Speicher C bleibt für ungefähr 24 K zusammenhängende Adressen gewählt, bis die Adresse erreicht ist, bei der die wertboben Bitpositionen 0 und t des Adreßregisters 12 erregt werden. Dadurch wird ein Ausgangssignal vom UND-Glied 17 geliefert und das

6s UND-Glied 21 erregt, dessen Ausgangssignal wiederum zu einem Signal »Wähle Speicher Λ« führt and den Halbspeicher A wählt Der Eingang zum Adreßpuffer 14 des Speichers Λ ist mit der werthohen Position 1 an das

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I **** O I U

Blockadreßregister 13 angeschlossen. Dieses sorgt für die Erregung des Adreßpuffers, und zwar nur der wertniederen Bitpositionen 2 bis 14. Der Speicher A wird während der ersten Wahl für nur ¹A der

Speicheradressen adressiert. Die zweite Wahl de: Speichers A wählt das verbleibende Viertel dei nutzbaren Positionen. Das wird durch die folgende Tabelle gezeigt, die die Wahlfolge wiedergibt.

Block	Adreß
adresse	register
00	00 XX- X
00	WXX-X
01	QQXX-X
01	11XX-X
10	ΟΟΛ*—Χ
10	WXX-X
11	00XV-X
11	WXX-X

Wähle Speicher C

Wähle Speicher A (erstes ¹A)

Wähle Speicher D

Wähle Speicher A (zweites ¹A)

Wähle Speicher E

Wähle Speicher B (erstes Ά)

Wähle Speicher F

Wähle Speicher B (zweites ¹A)

Somit wählen an das Adreßregister 12 und das Blockadreßregister 13 gegebene binäre Adressen nichtzusammenhängende Speicheradressen in den Speicher A bis F.

zusammenhängende

Hierzu 4 Blatt Zeichnungen

709515/188

Claims

Patentansprüche:

1. Monolithischer Halbleiterspeicher, der aus mehreren auf Trägerkarten aufgebrachten Speicherplättchen besteht, die defekte Speicherzellen innerhalb bekannter Sektoren aufweisen, indem während des HersteJlungs- und Testprozesses die Halbleiterplättchen in Sektoren oder Quadranten unterteilt und anschließend nach der Lage der Fehler in den Sektoren sortiert werden, dadurch gekennzeichnet, daß die Speicherplättchen (18) so zueinander auf einer Trägerkarte (Bitkarte) angeordnet sind, daß alle Bitkarten (10) in bezug auf die Plättchen Sektoren, die fehlerhafte Speicherzellen enthalten, identisch sind, und daß durch eine Transformationsschaltung (14, 50) die Adressen so transformier' werden, daß die nicht fehlerhaften Speicherzellen logisch in zusammenhängenden Adreßstellen angeordnet sind.

2. Monolithischer Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß aus den teilweise defekten Speicherplättchen (18) Va-. '/?-, '/4-. '/„-teilweise genutzte Speicher (15) mit zugeho rigem Adreßpufferspeicher (14) gebildet sind.

3. Monolithischer Halbleiterspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß teilweise genutzte Speicher (15) mi; ihren Adrcßpufferspeichern (14) zu einem gemeinsamen Speicher zusammengcschaltet sind, indem die Adreßpuffer ίο speicher (14) über ein gemeinsames Adreßregister (12) ansteuerbar sind und durch <:in Blockadressen register (13) sowie die konjunktiv verknüpften höchsten Stellen (0 und 1)des Adreßregisters (12) so selektierbar sind, daß die nicht fehlerhaften Speicherzellen aller Speicher (15) logisch in zusam menhängenden Adreßstellen angeordnet sind (Fig. 7).

4. Monolithischer Halblcterspeicher nach Anspruch 1, dadurch gekennzeichnet, (»aß jedem Speicherplättchen (18) ein Wortdekodierer (30) und ein Bitdekodierer (32) sowie ein Plättchen-Auswahlschalter (34) zugeordnet ist und daß der Adreßpuffer (14) mit den beiden genannten Dekodierern (30 und 32) über die X- und V-Dekodierer (28 und 24) einer 4s Speicherkarte verbunden sind, wobei Speicherplättchen (18) mit Fehlern im zweiten und/oder dritten Quadranten in den Positionen 0 und 1 einer jeden Speicherkarte angeordnet sind und Speicherplättchen (18) mit Fehlern im ersten und/oder zweiten Quadranten in der zweiten und dritten Position der Speicherkarte angeordnet sind.

5. Monolithischer Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß bei einem Halbspeicher die Position 0 des Adreßregisters (12) y> nicht benutzt und alle Adreßleitungen in die nächstniedrigere Bitposition verschoben sind, während Bitpositionen (z. B. 5, 6 und 7) im Adreßregister (12) oder Adreßpuffer (14) über Kreuz verdrahtet sind. fo

6. Monolithischer Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, daß ein Speicher voller Größe bzw. halber Größe am 0-Eingang des Adreßpuffers (14) eine Antivalenzschaltung (50) aufweist, daß beim gewünschten Halbspeicher der f>s O-Eingang nicht erregt und beim gewünschten Vollspeicher erregt wird, wodurch die Adressen zusammenhängend, beginnend mit A 0 bis An, fortlaufend mit der nächsten Adresse SO bis
nacheinander gebildet sind.