DE2114772A1 - Verfahren zum epitaktischen Aufwachsen von Verbindungshalbleitern aus der Dampfphase - Google Patents
Verfahren zum epitaktischen Aufwachsen von Verbindungshalbleitern aus der DampfphaseInfo
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Description
muni
η-." τ . .: γ χ san.
Dip!.-: . . - . -.-ζ-ΓΗΤ 81-16.82OP 26. 3. 1971
Dr. ϊ- . i <.-■ " .: Γ Λ Jr.
8 M Q nc·, β η ..f., G'o.nedorfstr. 10
8 M Q nc·, β η ..f., G'o.nedorfstr. 10
HITACHI, LTD., Tokio (Japan)
"'■erfahren 3u:n epitaktischen Aufwachsen von Verbindungshalbleiüern
aus der Damofohase.
Dip· ^rfi.idung beiieht sich auf ein Verfahren sum epitaktischen
~.ufν.achse:-, eines Verbinctuiigshalbleiters aus der Danpfphase.
"aoh ei:.e;:i bekannten Verfahren zu η Aufv^achsen einer epitakti-
-■'.'h-?-. schicht (ho.üoepiüaktischen oder heteroepitaktischen
.:Dai-jht) auf der Ooerflache einer Verbindungs- oder anderen
ial "loi te runter la ?ce geringen V/icerstandes aus der Da.npf phase
Toer ieht :.a*- die Rückseite der Unterlage vorab uiit einem epi-
*;-?;";:tis2hei: CraAs-Fil:i hohei. Wioerstandes, wenn rr.an GaAs auf-■■a-jhsrη
läßt, oaer es wird vorab ein SiOp-FiLfl auf der Rückseite
i.er Haloleiterunteriage wie Ge, Si, InSb usw. nach einem Ver-"ahreides
ehe.nischen Dampfniederschiagens (im folgenden mit VD-Verfahren bezeichnet) niedergeschlagen, falls epitaktisch
::al ileiter.raterialier: zur Injektionslumineszenz, wie z.B. GaP,
'ails, P , worin C <-: χ <
1 ist, usw. aufwachsen sollen, urn eine
1-x χ
:;olbeuiotierurxg der epitaktisch aufgewachsenen Schicht mit Ver-
:;olbeuiotierurxg der epitaktisch aufgewachsenen Schicht mit Ver-
2472g)Tp0t(7) BAD
1098AA/1789
unreinigungen aus der Rückseite der Unterlage oder mit eine,,-:
Bestandteil der Unterlage zu vermeiden oder das Ätzen (Gasätzen aufgrund von Halogeniden während des Wachstumsvorgangs) der
Rückseite zu verhindern.
Nach diesem Verfahren wird jedoch der SiOp-FiIm nach folgenden
chemischen Reaktionen zwischen SiO2 und einem Element der
Gruppe III des periodischen Systeme aus der Dampfphase geätzt,,
wenn z.B. eine Ga-Verbindung aus der Dampfphase aufwächstr
4 Ga + SiO2-?- 2Ga2O t +Si
Si + SiO2 » 2Siof
Si + SiO2 » 2Siof
2
2Ga + SiO2 —-> Siot + Gap01 ,
2Ga + SiO2 —-> Siot + Gap01 ,
worin der Pfeil !Verdampfung andeutet. Besonders wenn P als
Element der Gruppe V für einen Ill-V-Verbindungshalbleiter, der
epitaktisch wachsen soll, verwendet wird, reagiert P über 750 C heftig mit SiO2 unter Bildung von Phosphorsilikatglas, und
außerdem wird SiOp geätzt. So war es schwierig, das Ätzen der Rückseite der Unterlage zu verhindern. Das bekannte Verfahren
hat den weiteren Nachteil, daß Si aus dem geätzten SiOg-FiIm
in die epitaktische Schicht eingemischt wird.
Um die beschriebenen Schwierigkeiten zu vermeiden, wurde bei Ge-Beschichtung eine Ge-Unterlage mit polykristallinem Silizium
nach dem CVD-Verfahren überzogen.
Wie sich aus dem Ge-Si-Phasendiagramm nach Fig. 1 (worin die Ordinate die Temperatur bezeichnet und die Abszisse Atomprozent
Silizium bedeutet) ergibt, bilden Ge-Si einen zusammenhängenden Bereich von fester Lösung zwischen 957°C, dem Schmelzpunkt von
Ge, und l4l2°C, dem Schmelzpunkt von Si.
1098A4/1789 ßAD ommAL
21H772
In Fig. 1 stellen Kreise MeSpunkte des exothermischen Vorganges
der Mischung Ge-Si, deren Mischungsverhältnis an der Abszisse in Atomprozent Si dargestellt ist, dar, der abläuft, wenn die
Mischung vom geschmolzenen Zustand abgekühlt wird. Daher ist die Kurve 'J, eine Abkühlungskurve in der thermischen Analyse.
Andererseits stellen Kreuze Meßpunkte des endothermischen Vorganges
dar, der abläuft, wenn die Mischung von einer niedrigen Temperatur erhitzt wird. Die Kurve Cp ist daher eine Erhitzungskurve in der thermischen Analyse. Da weiter die Temperatur für
epitaktisches Wachstum den Schmelzpunkt von Ge nicht übersteigt, tritt keine flüssige Phase in Ge-Si auf. Der Dampfdruck von Si
ο ■ -Q
bei 900 C ist etwa 10 'Torr, und der Einfluß des Dotierens von
Si aus der Dampfphase kann vernachlässigt werden. Da jedoch die physikalischen Konstanten, insbesondere die thermischen Ausaehiiungskoeffizieiiten
zwischen Si und einer Unterlage, auf der Si niedergeschlagen wird, wenn polykristallines Silizium direkt
auf der Unterlage aufwächst, verschieden sind, treten thermische Spannungen unter Herbeiv,führung von Gitterdefekten im Unterlagekristall
auf, oder es ist ein Niederschlagen mit ausreichender Haftkraft nicht möglich.
Der Erfindung liegt die Aufgabe zugrunde, einen Überzugsfilm zum Verhindern des Ätzens der Rückseite einer Unterlage oder der
Selbstdotierung der epitaktischen Schicht aufgrund des Ätzens der Rückseite der Unterlage zu schaffen, wenn eine epitaktische
Schient auf der Oberfläche eines Verbindungshalbleiters oder
sonstigen Halbleiters aus der Dampfphase aufwächst.
Der Erfindung liegt gleichzeitig die Aufgabe zugrunde, einen Überzugsfilm zuliefern, der völlig sowohl das Ätzen als auch das
Verdampfen der Rückseite der Unterlage verhindern kann. Dabei soll die Erfindung ein einfaches und bequemes Verfahren zum
Niederschlagen eines Überzugsfilms zum Aufwachsen einer epitaktischen Schicht auf der Halbleiterunterlage liefern.
1098U/1789
21U772
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zum epitaktischen Aufwachsen eines Verbindungshalbleiters aus der
Dampfphase mit dem Kennzeichen gelöst, daß man die gesamte freie Oberfläche einer Halbleiterunterlage oder Verbindungs-Halbleiterunterlage
durch chemisches DampDiiederschlagen mit
einer Isolierglasschicht überzieht, diese Schicht mit einem Siliziumüberzug versieht, die erhaltene Doppelschicht von der
Halbleiterunterlageoberfläche, auf der eine epitaktische Schicht aufwachsen soll, entfernt und auf der so freigelegten
Oberfläche den gewünschten Verbindungshalbleiter epitaktisch aufwachsen läßt.
Da der Überzugsfilm gemäß der Erfindung nicht nur auf der Rückseite
der Unterlage, sondern auch auf den Seitenflächen niedergeschlagen werden kann, läßt sich eine hochreine epitaktische
Schicht erzeugen.
Die Einzelheiten und Vorteile der Erfindung werden anhand des in der Zeichnung veranschaulichten Ausführungsbeispiels näher
erläutert; darin zeigen:
pig. 1 ein Ge-Si-Fhasendiagramm;
Fig.2a bis 2e Schnitte zur Erläuterung der Herstellungsschritte eines Überzugsfilms zum Verhindern des
Ätzens und Verdampfens einer Unterlage beim Aufwachsen
einer epitaktischen Verbindungshalbleiterschicht; und
Fig. 3 eine Vorrichtung zum CVD-Film-Niederschlagen, die
beim Vorgang zur Herstellung des Überzugsfilms nach Fig. 2 verwendet wird.
Es soll nun ein Ausführungsbeispiel der Erfindung beschrieben werden.
109844/1789
21H772
(a) Eine Unterlage 1 aus einem Halbleiter wie Ge oder einem Verbindungshalbleiter wie GaAs mit einer geläppten Oberfläche
wira entsprechend Pig. 2a hergestellt.
Nachdem eine Hauptoberfläche (im folgenden als Unterlagenoberfläche
bezeichnet) der Unterlage mit it 4000-Aluminiumoxydpulver
geläppt ist, poliert man die Oberfläche bis zu einer spiegelähnlichen
Fläche, und die Unterlage wird dann auf Spiegelglätte georacht, Fig. 2b, indem man sie einem Ätzmittel, wie z.B.
der CP1,-Lösung im Fall einer Ge-Unterlage bzw. einer Mischung
von H2SO2^:H2O2:H2O = 5:1:1 im Fall einer GaAs-Unterlage aussetzt.
(b) Die nach dem Verfahrensschritt (a) behandelte Unterlage wird auf einem Träger 12 in eine CVD-Vorrichtung 2 nach Fig. 3
eingesetzt. Wenn ein SiOp-FiIm nach dem CVD-Verfahren in dieser Vorrichtung auf der Unterlage niedergeschlagen wird, verwendet
man eine SiHh-Bombe 3, eine Np-Bombe 4 und eine Op-Bombe 6.
Die Bedingungen zum chemischen Dampfniederschlagen von SiO2 sind
derart, dai3 die Strömungsgeschwindigkeiten des No-Gases, des
SiHj^-Gases und des Og-Gases 5 l/min, 35 cnr/min und 0,3 l/min
sind und die Temperatur der Unterlage 1 300 bis 500 C beträgt.
Zum chemischen Dampfniederschlagen von Si,N-h sind die Strömungsgeschwindigkeiten
des No-Gases, des NH^-Gases aus der Bombe 7
und des SiH1.-Gases 15 l/min, 200 cnr/min und 4cnr/min, und die
Unterlagentemperatur ist 600 bis 800°C.
Die chemischen Reaktionen bei den vorstehend genannten CVD-Verfahren
sind übrigens folgende:
Im Fall des chemischen Dampfniederschlagen von
w + O0-^SiO0 i/ +
1Q98U/1789
21U772
SiH4 + 2O2-^-SlO2I + 2H2O
Im Pall von CVD von Si,N,
^Si N4^+
In den vorstehenden Formeln bezeichnet der Pfeil φ Niederschlagung.
Nach den vorstehenden Reaktionen erhält man einen SiOp- oder Si3N4-FiIm 13 von etwa 1000 bis JOOO 8 Dicke entsprechend
Fig. 2c.
(c) Nach dem Umstellen der in Fig. 3 mit 8, 9» 10 und 11 bezeichneten
Hähne und Einstellen des Gasstroms aus der Hp-Bombe 5 zum Füllen des Reaktionsrohres wird die Leistung der Heizvorrichtung
14 eingestellt, um die Temperatur der Unterlage auf 750 bis 8500C zu steigern.
Dann wird die SiHh-Bombe 3 geöffnet, um einen geeigneten Strom
von SiH4-GaS ausströmen zu lassen und einen polykristallinen
Siliziumfilm 15 gewünschter Dicke von etwa 1 λι auf dem p
oder Si^N4-FiIm 13 niederzuschlagen, Fig. 2d.
(d) Die Heizvorrichtung 14 wird abgestellt, um die Temperatur
der Unterlage zu senken, und man nimmt die Unterlage bei Raumtemperatur
aus der Vorrichtung 2 heraus,
(e) Die Hauptoberfläche 16 der Unterlage für das epitaktische
Aufwachsen wird mit einem Schleifmittel von #4000 geläppt und durch Schwabbeln, chemisches fitzen usw. auf Spiegelgüteoberfläche
poliert.
109844/17*9
(f) Dann wire1 die Unterlage nach ausreichendem Reinigen und
Trocknen in einen epitaktischen Reaktionsofen eingebracht. Wenn
man eine epitaktische Verbindungshalbleiterschicht auf der Uriterlagenoberflache nach einem bekannten Verfahren zum epitaktischen
Wachstum (z.B. GaP, GaAs oder GaAs1 P , worin
0<x <-l auf einer GaAs- oder Ge-Unterlage) aufwachsen läßt,
stellt man keine Änderung im Überzugsfilm auf der Rückseite
(einer Doppelschieht aus SiO2-Si polykristallinem oder Si,Nj,-polykristallinem
Si) nach dem epitaktischen Wachstum fest.
Wenn man eine epitaktische Schicht aus GaAs1 P -Kristall
X ^X X
(0·£χ<ΐ) auf einer Ge-Unterlage aus der Dampfphase nach dem
erfindungsgemäSen Verfahren aufwachsen Iä3t, ist die Trägerdichte
aufgrund des in die aufgewachsene Schicht eingeführten
ic -z.
Ge 1 χ 10 -ycm · Diese Tatsache deutet an, daS die Selbstdotierung
einer epitaktischen Schicht aus einer Ge-Unterlage durch den Doppelüberzugsfilm aus SiOg-Si oder Si-,N^-Si gemäß
der Erfindung im wesentlichen unterdrückt wird.
109844/1789
Claims (2)
1. Verfahren zum epitaktischen Aufwachsen eines Verbindungshalbleiter
aus der Dampfphase, dadurch gekennzeichnet
, dai3 man die gesamte freie Oberfläche einer Halbleiterunterlage oder Verbindungshalbleiterunterlage (1)
durch chemisches Dampfniederschlagen mit einer Isolierglasschicht (Ij5) überzieht, diese Schicht mit einem Siliziumüberzug
(15) versieht, die erhaltene Doppelschicht (13* 15) von der
Halbleiterunterlageoberfläche (16), auf der eine epitaktische Schicht aufwachsen soll, entfernt und auf der so freigelegten
Oberfläche den gewünschten Verbindungshalbleiter epitaktisch
aufwachsen läßt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das
Isolierglas (I3) aus SiO2 oder Si,N^ besteht.
109844/1789
Leerseite
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP45025276A JPS4929099B1 (de) | 1970-03-27 | 1970-03-27 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE2114772A1 true DE2114772A1 (de) | 1971-10-28 |
Family
ID=12161482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19712114772 Pending DE2114772A1 (de) | 1970-03-27 | 1971-03-26 | Verfahren zum epitaktischen Aufwachsen von Verbindungshalbleitern aus der Dampfphase |
Country Status (3)
Country | Link |
---|---|
US (1) | US3769104A (de) |
JP (1) | JPS4929099B1 (de) |
DE (1) | DE2114772A1 (de) |
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1970
- 1970-03-27 JP JP45025276A patent/JPS4929099B1/ja active Pending
-
1971
- 1971-03-19 US US00125943A patent/US3769104A/en not_active Expired - Lifetime
- 1971-03-26 DE DE19712114772 patent/DE2114772A1/de active Pending
Also Published As
Publication number | Publication date |
---|---|
US3769104A (en) | 1973-10-30 |
JPS4929099B1 (de) | 1974-08-01 |
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