DE209829T1 - Durch ein einziges taktsignal betaetigter baustein fuer sequenzielle logik in cmos-technologie. - Google Patents

Durch ein einziges taktsignal betaetigter baustein fuer sequenzielle logik in cmos-technologie.

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DE209829T1
DE209829T1 DE198686109657T DE86109657T DE209829T1 DE 209829 T1 DE209829 T1 DE 209829T1 DE 198686109657 T DE198686109657 T DE 198686109657T DE 86109657 T DE86109657 T DE 86109657T DE 209829 T1 DE209829 T1 DE 209829T1
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DE
Germany
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input
transistor
clock signal
output
elementary circuit
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DE198686109657T
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English (en)
Inventor
Mario Torino Fassino
Guido Ivrea Torino Ghisio
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Telecom Italia SpA
Original Assignee
CSELT Centro Studi e Laboratori Telecomunicazioni SpA
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Claims (9)

  1. VAN DER WERTH, LEDERER & RIEDERER ; DR. A. VAN DER WERTH
    Patentanwälte ' ,·' · 1^ (1934-1974)
    DR. FRANZ LEDERER
    O &Ogr; fl O (■ J. &zgr;&ngr;. Dlpl Chem· München
    ANTON FREIHERR
    RIEDERER v. PAAR
    Dlpl.-Ing. Landshut
    D-8300 Landshut
    Frhr, Riederer v. Paar, Postfach 2664, D-8300 Undshut Postfach 2664, Freyung 615
    ©(08 71)2 21 70
    Europäische Patentanmeldung 86 109 657.6 Telefax(0871)221 43(CCiTT2,3)
    Publikationsnummer 0 029 829 Telex 58 441 giaia d
    CSELT Centro Studi e Laboratori
    Telecomunicazioni S.p.A. München © (0 89)47 29 47
    Turin Italien Telefax (o 89) 470 57 23 (CCITT 2,3)
    Telex 524 624 leder d
    Patentansprüche
    1. Elementar-Schaltungsanordnung für sequentielle Logik in CMOS-Technologie, die Grundfunktionen des Datentransfers und/oder der Datenspeicherung ausführt, dadurch gekennzeichnet, daß sie mit einem einzigen Taktsignal (CK) arbeitet, dessen aktiver Pegel die Datentransferfunktion steuert und dessen nicht-aktiver Pegel die Datenspeicherfunktion steuert, und daß sie aus folgenden Hauptbestandteilen besteht:
    - einem logischen Inverter (INV1,INV2), dessen Ausgang (DUl, DU2) der Ausgang der Elementar-Schaltungsanordnung ist;
    - einem ersten Transistor (T11.T21), der ein an seinen Eingang, welcher zugleich der Eingang (DIl,DI2) der Elementar-Schaltungsanordnung ist, angelegtes Datum zum Eingang (A,B) des logischen Inverters durchläßt, wenn das an seinem Steuereingang angelegte Taktsignal (CK) seinen aktiven Pegel aufweist, und andernfalls den Eingang der Elementar-Schaltungsanordnung von dem des Inverters trennt;
    - einem zweiten Transistor (TlA,T24), der eine erste positive Rückkopplungsschaltung zwischen dem Ausgang und dem Eingang des logischen Inverters herstellt, die dann eingreift, wenn am Eingang des Inverters ein logischer Pegel vorliegt, der durch einen von der Schwellenspannung des ersten Transistors bewirkten Fehler beeinträchtigt sein könnte;
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    0203819
    - einer zweiten positiven Rückkopplungsschaltung (T12,T13; T22, T23,T25) zwischen dem Ausgang und dem Eingang des logischen Inverters, die vom Taktsignal (CK) gesteuert wird, das, wenn es nicht aktiv ist, die Rückkopplung dieser zweiten Schaltung ermöglicht, die nur dann eingreift, wenn am Eingang des logischen Inverters ein logischer Pegel vorliegt, der nicht durch den von der Schwellenspannung des ersten Transistors bewirkten Fehler beeinträchtigt ist.
  2. 2. Elementar-Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie eine aktive Phase beim hohen Spannungspegel des Taktsignals (CK) hat und daß:
    - der erste Transistor (TU) ein NMOS Transistor ist und an sein Gatter das Taktsignal angelegt ist;
    - der zweite Transistor (TlA) ein PMOS-Transistor ist, dessen Gatter mit dem Ausgang und dessen Quelle mit dem Eingang des logischen Inverters (INVl) verbunden sind und dessen Abfluß mit einer Spannungsquelle (VßD) des hohen Pegels verbunden ist;
    - die zweite positive Rückkopplungsschaltung einen dritten Transistor (T13), und zwar einen NMOS-Transistor enthält, dessen Gatter mit dem Ausgang und dessen Abfluß mit dem Eingang des logischen Inverters (INVl) verbunden sind, und einen vierten Transistor (T12), und zwar einen PMOS-Transistor enthält, dessen Abfluß mit der Quelle des dritten Transistors (T13)> dessen Quelle mit einer Spannungsquelle (&ngr;&sfgr;&sfgr;) des niedrigen Pegels und dessen Gatter mit dem Taktsignal (CK) verbunden sind;
    - der erste bis vierte Transistor vom Anreicherungstyp sind.
  3. 3. Elementar-Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie eine aktive Phase beim niedrigen Spannungspegel des Taktsignals (CK) aufweist und daß:
    - der erste Transistor (T21) ein PMOS-Transistor ist, an dessen Gatter das Taktsignal (CK) angelegt ist ;
    0203829
    - der zweite Transistor (T24) ein NMOS-Transistor ist, dessen Gatter mit dem Ausgang und dessen Abfluß mit dem Eingang des logischen Inverters (INV2) verbunden sind und dessen Quelle mit einer Spannungsquelle (V55) des niedrigen Pegels verbunden ist;
    - die zweite positive Rückkopplungsschaltung folgende Teile umfaßt: einen fünften Transistor (T25)i und zwar einen NMOS-Transistor, dessen Quelle mit dem Ausgang des Inverters (INV2) und dessen Gatter mit dem Taktsignal (CK) verbunden sind; einen sechsten Transistor (T22), und zwar einen PMOS-Transistor, dessen Abfluß mit der Spannungsquelle (VßD) des hohen Pegels und dessen Gatter mit dem Taktsignal verbunden sind; einen siebten Transistor (T23), und zwar einen PMOS-Transistor, dessen Abfluß mit der Spannungsquelle (Vr^) des hohen Pegels und dessen Quelle mit dem Eingang des logischen Inverters (INV2) verbunden sind; wobei das Gatter des siebten, die Quelle des sechsten und der Abfluß des fünften Transistors miteinander verbunden sind;
    - der erste und zweite Transistor sowie der fünfte bis siebte Transistor vom Anreicherungstyp sind.
  4. 4· Elementar-Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß sie zur Durchführung der zusätzlichen Funktionen des asynchronen Stellens und Rückstellens weiterhin umfaßt:
    - ein erstes NAND-Glied (ND3), das an die Stelle des logischen Inverters (INVl) tritt und dessen Funktionen durchführt und bei dem ein Eingang und der Ausgang an die Stelle des Eingangs und des Ausgangs des logischen Inverters treten, wobei an einen zweiten Eingang des ersten NAND-Glieds ein Steuersignal (ST3) der asynchronen Stellfunktion, dessen aktiver Pegel der niedrige Pegel ist, angelegt ist;
    - einen achten Transistor (T31), und zwar einen PMOS-Transistor, dessen Kanal dem des zweiten Transistors (T14) parallelgeschaltet ist;
    - einen neunten Transistor (T32), und zwar einen NMOS-Transistor, dessen Kanal in Reihe in die zweite positive Rückkopplungsschaltung eingeschaltet ist;
    _ 4 - 0208829
    wobei der achte und der neunte Transistor vom Anreicherungstyp sind und am Gatter ein Steuersignal (RS3) der asynchronen Rückstellfunktion, dessen aktiver Pegel der niedrige Pegel ist, empfangen.
  5. 5. Elementar-Schaltungsanordnung nach Anspruch 3» dadurch gekennzeichnet, daß sie zur Durchführung von ergänzenden Funktionen des asynchronen Stellens und Rückstellens weiterhin umfaßt:
    - ein zweites NAND-Glied (ND4), das an die Stelle des logischen Inverters (INV2) tritt und dessen Funktion durchführt und bei dem ein Eingang und der Ausgang an die Stelle des Eingangs und Ausgangs des logischen Inverters treten, wobei an einen zweiten Eingang des zweiten NAND-Glieds ein Steuersignal (ST4) der asynchronen Stellfunktion, dessen aktiver Pegel der niedrige Pegel ist, angelegt ist;
    - einen zehnten Transistor (T42), und zwar einen NMOS-Transistor, dessen Kanal in Reihe mit dem des zweiten Transistors (&Tgr;2&Lgr;) geschaltet ist;
    - einen elften Transistor (T41)» und zwar einen PMOS-Transistor, dessen Kanal dem des siebten Transistors (T23) parallelgeschaltet ist;
    wobei der zehnte und der elfte Transistor vom Anreicherungstyp sind und am Gatter ein Steuersignal (RS4) der asynchronen Rückstellfunktion, dessen aktiver Pegel der niedrige Pegel ist, empfängt.
  6. 6. Sequentielle Logikschaltung in CMOS-Technologie unter Verwendung der Elementar-Schaltungsanordnung en nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß sie einen Master-Slave-Flip-Flop des D-Typs bildet und in der beherrschenden Stellung eine erste der Elementar-Schaltungsanordnungen (LAN) mit der aktiven Phase beim hohen Spannungspegel des Taktsignals (CK) umfaßt, der in der beherrschten Stellung eine zweite der Elementar-Schaltungsanordnungen (LAP), die die aktive Phase beim niedrigen Spannungspegel des Taktsignals hat, folgt; wobei der Eingang der ersten Elementar-Schaltungsanordnung der Dateneingang der Logikschaltung und der Datenausgang des zweiten Elementar-Schaltungsanordnung der Datenausgang
    der Logikschaltung ist, der Ausgang der ersten Elementar-Schaltungsanordnung mit dem Eingang der zweiten verbunden ist und das Taktsignal an die erste und an die zweite Elementar-Schaltungsanordnung geliefert ist.
  7. 7. Sequentielle Logikschaltung in CMOS-Technologie unter Verwendung der Elementar-Schaltungsanordnungen nach den Ansprüchen 2 und 3, dadurch gekennzeichent, daß sie einen Master-Slave-Flip-Flop des D-Typs bildet und in der beherrschenden Stellung eine dritte der Elementar-Schaltungsanordnungen (LAP) mit der aktiven Phase beim niedrigen Spannungspegel des Taktsignals (CK) umfaßt, der in der beherrschten Stellung eine vierte der Elementar-Schaltungsanordnungen (LAN), die die aktive Phase beim hohen Spannungspegel des Taktsignals hat, folgt; wobei der Eingang der dritten Elementar-Schaltungsanordnung der Dateneingang der Logikschaltung und der Ausgang der vierten Elementar-Schaltungsanordnung der Datenausgang der Logikschaltung ist, der Ausgang der dritten Elementar-Schaltungsanordnung mit dem Eingang der vierten verbunden ist und das Taktsignal an die dritte und die vierte Elementar-Schaltungsanordnung geliefert ist.
  8. 8. Sequentielle Logikschaltung in CMOS-Technologie unter Verwendung der Elementar-Schaltungsanordnung en nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß sie einen Master-Slave-Flip-Flop des D-Typs mit zusätzlichen asynchronen Stell- und Rückstellfunktionen bildet und in der beherrschenden Stellung eine fünfte der Elementar-Schaltungsanordnungen (LSTN) umfaßt, die ihre aktive Phase beim hohen Spannungspegel des Taktsignals (CK) hat und der in der beherrschten Stellung eine sechste der Elementar-Schaltungsanordnungen (LSTP), die ihre aktive Phase beim niedrigen Spannungspegel des Taktsignals hat, folgt; daß der Eingang der fünften Elementar-Schaltungsanordnung der Dateneingang der Logikschaltung und der Ausgang der sechsten Elementar-Schaltungsanordnung der Datenausgang der Logikschaltung ist, der Ausgang der fünften Elementar-Schaltungsanordnung mit dem Eingang der sechsten verbunden ist, das Taktsignal an die fünfte und die sechste Elementar-Schaltungsanordnung geliefert ist, die Gatter des achten und des neunten Transistors (T31.T32) mit
    e a i ·
    — 6 —
    dem zweiten Eingang des zweiten NAND-Glieds (NDA) verbunden sind, um das Steuersignal (ST) der asynchronen Stellfunktion zu empfangen, und der zweite Eingang des ersten NAND-Glieds (ND3) mit den Gattern des zehnten und des elften Transistors (T41,T42) verbunden ist, um das Steuersignal (RS) der asynchronen Rück Stellfunktion zu empfangen.
  9. 9. Sequentielle Logikschaltung in CMOS-Technologie unter Verwendung der Elementar-Schaltungsanordnung en nach den Ansprüchen 4 und 5, dadurch gekennzeichnert, daß sie einen Master-Slave-Flip-Flop des D-Typs mit zusätzlichen asynchronen Stell- und Rückstellfunktionen bildet und in der beherrschenden Stellung eine siebte der Elementar-Schaltungsanordnungen (LSTP) umfaßt, die ihre aktive Phase beim niedrigen Spannungspegel des Taktsignals (CK) hat und der in der beherrschten Stellung eine achte der Elementar-Schaltungsanordnungen (LSTN), die ihre aktive Phase beim hohen Spannungspegel des Taktsignals hat, folgt; daß der Eingang der siebten Elementar-Schaltungsanordnung der Dateneingang der Logikschaltung und der Ausgang der achten Elementar-Schaltungsanordnung der Datenausgang der Logikschaltung ist, der Ausgang der siebten Elementar-Schaltungsanordnung mit dem Eingang der achten verbunden ist, das Taktsignal an die siebte und die achte Elementar-Schaltungsanordnung geliefert ist, die Gatter des achten und des neunten Transistors (T31»T32) mit dem zweiten Eingang des zweiten NAND-Glieds (ND4) verbunden sind, um das Steuersignal (RS) der asynchronen Rückstellfunktion zu empfangen, und der zweite Eingang des ersten NAND-Glieds (ND3) mit den Gattern des zehnten und des elften Transistors (T41»T42) verbunden ist, um das Steuersignal (ST) der asynchronen Stellfunktion zu empfangen.
DE198686109657T 1985-07-17 1986-07-14 Durch ein einziges taktsignal betaetigter baustein fuer sequenzielle logik in cmos-technologie. Pending DE209829T1 (de)

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IT67656/85A IT1199895B (it) 1985-07-17 1985-07-17 Circuito base di logica sequenziale in tecnologia cmos operante mediante un unico segnale di sincronismo

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DE209829T1 true DE209829T1 (de) 1989-06-01

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ID=11304271

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DE8686109657T Expired - Lifetime DE3685524T2 (de) 1985-07-17 1986-07-14 Baustein fuer sequenzielle logik und netzwerk in cmos-technologie.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63224480A (ja) * 1987-03-13 1988-09-19 Nec Corp 同期信号発生装置
FR2627917A1 (fr) * 1988-02-26 1989-09-01 Radiotechnique Compelec Element de memoire du type maitre-esclave et bascule pour diviseur de frequence par 2 comportant de tels elements de memoire
FR2654881B1 (fr) * 1989-11-23 1994-10-14 Sgs Thomson Microelectronics Reseau logique programmable en technologie cmos.
US20070152983A1 (en) 2005-12-30 2007-07-05 Apple Computer, Inc. Touch pad with symbols based on mode
US8022935B2 (en) 2006-07-06 2011-09-20 Apple Inc. Capacitance sensing electrode with integrated I/O mechanism

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS553234A (en) * 1978-06-22 1980-01-11 Toshiba Corp Self-supporting cmos latch circuit
JPS5922435A (ja) * 1982-07-28 1984-02-04 Nec Corp ラツチ回路
US4484087A (en) * 1983-03-23 1984-11-20 General Electric Company CMOS latch cell including five transistors, and static flip-flops employing the cell
US4554467A (en) * 1983-06-22 1985-11-19 Motorola, Inc. CMOS Flip-flop
JPS6125321A (ja) * 1984-07-16 1986-02-04 Nec Corp デ−タラツチ回路

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Publication number Publication date
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JPS6220411A (ja) 1987-01-29
CA1253583A (en) 1989-05-02
EP0209829A3 (en) 1989-02-08
IT8567656A0 (it) 1985-07-17
DE3685524D1 (de) 1992-07-09
DE3685524T2 (de) 1993-01-21
EP0209829A2 (de) 1987-01-28
IT1199895B (it) 1989-01-05

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