DE2035627C3

DE2035627C3 - Vorrichtung zur wahlweisen Übertragung von Daten aus einer Datenverarbeitungsanlage auf Datenausgabeeinheiten

Info

Publication number: DE2035627C3
Application number: DE19702035627
Authority: DE
Inventors: Kazuo Hachihoji Tokio Nezu (Japan)
Original assignee: Yokogawa Electric Works Ltd
Current assignee: Yokogawa Electric Corp
Priority date: 1970-07-17
Filing date: 1970-07-17
Publication date: 1975-11-13
Also published as: DE2035627B2; DE2035627A1

Description

Die Erfindung betrifft eine Vorrichtung zur wahlweisen Übertragung von Daten aus einer Datenverarbeitungsanlage auf Datenausgabeeinheiten, denen jeweils ein bestimmter Adressencode zugeordnet ist, mit einer Auslesesignalvorrichtung zwecks Ausgabe von Auslesesignalen und einer Steuer- und Dekodiervorrichtung, die bei Koinzidenz eines Auslesesignals und eines eine Ausgabeeinheit kennzeichnen- den Adressencodes die Auswahl der betreffenden Ausgabeeinheit, auf die die Daten übertragen werden sollen, vornimmt. Nach der deutschen Offenlegungsschrift 14 99 204

et eine Vorrichtung bekannt, bei der jede einzelne * noabe- und Ausgabe-Vorrichtung mit der Daten- ^rbeitnngsanlage unter anderem über Ausgabe-SsenieitungeTund eine Steuerschaltung verbun-Λ^. ist Die Steuerschaltungen haben die Adressen äbr zugehörigen Eingabe, und Ausgabe-Vorrichtung Kodiert und bilden bei einem Vergleich nut der AdE auf der Ausgabeadressenleitung ein Adres-InSreSmmungssignal, d. h., es erfolgt eine De-Senmg für jede Eingabe- und Ausgabe-Vorrichtime Mit dem Adressenübereinstimmungssignal und Sodisch den Auswahlleitungen zugeführten Impul-Verfolgt die Auswahl einer Eingabe- und Aus-Sevorrichtung, auf die Nutzdaten übertragen wer-S soHen Bei dieser bekannten Schaltungsanord- °e peripherer Eingabe- und Ausgabe-Voreine Dekodienmg vorzunehmen, was mit verbunden sind, daß ein weiterer Ausgang der Steuer- und Dekodiervorrichtung ebenfalls mit den Vericnupfungsgliedern verbunden ist, wobei Oiese zwecKs ijatenüberüagung auf die ausgewählte Ausgabevornchrung über den Bestätigungseingang ein p^cK^™°".~ signal auf die Datenverarbeitungsanlage schauet wenn an den Verknüpfungsgliedern ein der betret fenden Auslesesignalklemme entsprechendes Auslesesignal, ein Signal der Steuer- "J^todgv^ ,o richtung und das zugehönge, m den Daten enthaltene Adreßsignal anliegen.

In überraschender und vorteilhafter Weise sieh die Erfindung vor, der in herkömmlicher Weiseadres sierten Steuer- und Dekodiervorrichtung,emer&ngabe-/Ausgabe-Einheit eine Gruppe,von mehreren Ausgabevorrichtungen nachzuschalten und die Adres sierung der einzelnen Ausgabevorrichtungen inner

SuSTÄegungsschrift 19 25 615 eme Schaltungsanordnung bekannt, bei der rih mit Hilfe eines Codes

tungen in einer Ausgabeeinheit «»t nur und Dekodiervomchtung ^ff^ Erfindung die Zahl der

ϊ3£5ϊα5

Daten durch die

g:

■ ordnet ist, das in an sich bekannter Weise m den zu übertragenden Daten enthalten ist, daß die Daten-Verarbeitungsanlage nach Aktivierung des der Gruppe der Ausgabevorrichtungen zugeordneten Anruferneanes in programmierter Reihenfolge die fur me &^mbe^Pstirnmten Daten anbietet, daß die Veknüpfungsglieder zugleich mit den in den Oaten Sthaltenen Adreßsignalen beaufschlagt sind daß fur jede Gruppe der Ausgabevorrichtungen eine von der »β Datenvembeitungsanlage angesteuerte> Steue - ^nd *^{adressierter Daten}

senkst Ausgestaltung der Erfindung

Nach jmer ^ _{fiber den Daten b},nar

»^f^_d '_{d die ersten beide}n Bits als Adressen-Jodiertsma ^ _{Verknüpfungsgli ede}r_n jeder

core "';'. '.., _in UND-Glied zugeordnet ist,

£%£ϊ _{Eingang des} ersten UND-_{das erste β}._{{ und mit m}

^.^ _WO._G^_des ^ _Aus-

,ά zweite Bit verbunden ist. Hierdurch gg ^ ^α _{t dnf acher Weise die} Abgabe des

Rückantwortsignals in Abhängigkeit von der über-

einstimmung des in den Daten enthaltenen Adressen- gleichzeitig der Inhalt des anderen Registers unver-

codes mit der anrufenden Auslesesignalklemme ändert erhalten bleibt.

sichergestellt. Schließlich sieht eine weitere Ausgestaltung der

Eine weitere Ausgestaltung der Erfindung sieht Erfindung vor, daß zwischen dem Datenausgang der

vor, daß zwischen den Auslesesignalklemmen und den 5 Datenverarbeitungsanlage und die Empfangsklemmen

Verknüpfungsgliedern Flipflops geschaltet sind und ein PuServerstärker geschaltet ist und daß die weite-

daß der Ausgang der Flipflops ferner über das ren Eingänge der einen UND-Glieder, der anderen

ODER-Glied mit der Datenverarbeitungsanlage ver- UND-Glieder bzw. die weiteren Steuereingänge der

bünden ist, so daß die Auslesesignale zur Beauf- Register mit den entsprechenden Ausgängen des

schlagung der Auslesesignalklemmen in besonders 10 Pufferverstärkers verbunden sind. Hierdurch wird in

vorteilhafter Weise die Form von Impulsen haben äußerst vorteilhafter Weise der Datenausgang der

können, die weder in der Form, noch in der Ampli- Datenverarbeitungsanlage von der nachgeschalteten

tude oder dem Innenwiderstand an die Anforderun- Eingabe-/Ausgabe-Einheit entkoppelt, während die

gen der Datenverarbeitungsanlage selbst angepaßt mögliche Arbeitsgeschwindigkeit der Datenverarbei-

sein müssen, so daß weder für ihre Erzeugung, noch 15 tungsanlage gleichzeitig auch von der Lesegeschwin-

für ihre Übertragung an die Auslesesignalklemmen digkeit der Register weitgehend unabhängig gemacht

ein besonderer Aufwand erforderlich ist. wird, da die Datenverarbeitungsanlage während der

Gemäß einer weiteren Ausgestaltung der Erfindung Übernahme der Daten in das jeweilige Register be-

ist vorgesehen, daß die mit der Datenverarbeitungs- reits andere Operationen, wie beispielsweise eine

anlage verbundene Steuer- und Dekodiervorrichtung ao Übernahme von Daten aus der betreffenden Ein-

mit einem Ausgang mit weiteren UND-Gliedern ver- gabe-/Ausgabe-Einheit oder Rechenoperationen

bunden ist, deren Ausgänge mit dem Rücksetzein- durchführen kann, so daß verhältnismäßig langsame

gang jeweils eines Flipflops verbunden sind, daß ein und mithin entsprechend billige Register zum Einsatz

weiterer Eingang der weiteren UND-Glieder mit dem kommen können.

Datenausgang für das erste bzw. mit dem Datenaus- 35 Ein Ausführungsbeispiel der Erfindung ist nachgang für das zweite Bit der Datenverarbeitungsan- stehend näher erläutert. In den Zeichnungen ist lage verbunden ist und daß die Steuer- und Deko- F i g. 1 ein Blockschaltbild einer erfindungsgemädiervorrichtung ein Rücksetzsignal abgibt, wenn eines ßen Vorrichtung zur Übertragung von Daten zwider UND-Glieder ein Rückantwortsignal auf die Da- sehen einer Datenverarbeitungsanlage und einer Datenverarbeitungsanlage gibt. Hiermit wird mit ge- 30 teneingabe-/Ausgabe-Einheit; ringstem Aufwand eine Rücksetzung eines durch ein F i g. 2 ein Kurvenbild mit Wellenformen zur Auslesesignal aktivierten Flipflops bewirkt, nachdem Erläuterung der Arbeitsweise der Erfindung, die Datenverarbeitungsanlage die durch die Aktivie- F i g. 1 zeigt ein Blockschaltbild eines Ausführung dieses Flipflops abgerufenen Daten zur Über- rungsbeispieles der Erfindung an Hand einer dartragung bereitgestellt hat, während durch die Beauf- 35 gestellten Dateneingabe-/Ausgabeeinheit, die mehrere schlagung des weiteren Einganges der weiteren UND- mit einer Eingabevorrichtung in einer Gruppe zuGlieder mit dem dem Adressencode innerhalb der sammengefaßte Ausgabevorrichtungen aufweist, in Eingabe-/Ausgabe-Einheit gleichzeitig sichergestellt Verbindung mit einer Datenverarbeitungsanlage CP V. wird, daß der Schaltzustand des anderen Flipflops Die Vorrichtung weist im allgemeinen mehrere solnicht geändert wird, so daß ein gleichzeitig oder in 40 eher Eingabe-/Ausgabeeinheiten auf, die in gleicher der Zwischenzeit bei dem anderen Flipflop eingegan- - Weise mit der Datenverarbeitungsanlage CPU vergenes Auslesesignal nicht gelöscht wird, sondern bunden sind, so daß sich die folgende Erläuterung vielmehr zur anschließenden Einleitung einer Über- der Erfindung auf eine Beschreibung des Zusammentragung der diesem zugeordneten Daten erhalten wirkens einer Eingabe-/Ausgabeeinheit mit der Dableibt. 45 tenverarbeitungsanlage CPU beschränken kann. Die

Eine weitere Ausgestaltung der Erfindung sieht Datenverarbeitungsanlage CPU weist einen der jevor, daß die Ausgabevorrichtungen Register sind und weiligen Eingabe-/Ausgabeeinheit zugeordneten Andaß die Steuer- und Dekodiervorrichtung Rücksetz- rufeingang PIB für ein Auslesesignal, einen Bestäti- und Setz-Signale auf Steuereingänge der Register gibt, gungseingang EFB für ein Rückantwortsignal, einen wenn ein Rückantwortsignal von einem der UND- 5«» Datenausgang DOB, einen Dateneingang D/B, Adres-Glieder auf die Datenverarbeitungsanlage gegeben sierleitungen RSB für die Eingabe-/AusgabeeinheiteE wird. Hierdurch wird auf einfache Weise eine schnelle sowie Steuersignalleitungen lOPB auf. Eine Steuer-Übernahme von aufgerufenen und bereitgestellten und Dekodiervorrichtung RA dient zum Empfang Daten bewirkt, wobei die Arbeitsgeschwindigkeit der der Ausgangssignale auf den Adressierleitungen RSE Datenverarbeitungsanlage nicht durch die Lesege- 55 für die Eingabe-Ausgabeeinheit und die Steuerschwindigkeit von den Registern nachgeschalteten Signalleitungen /OPB sind zur Erzeugung verschiede-Einrichtungen, für die die Daten bestimmt sind, ner Steuerimpulse vorgesehen. Ein Pufferverstärkei beeinflußt wird. FOB dient zur Speicherung und Verstärkung dei

Nach einer weiteren Ausgestaltung der Erfindung Ausgabedaten der digitalen Datenverarbeirungsanlag«

ist vorgesehen, daß ein weiterer Steuereingang der ⁶° CPU und eine Torschaltung FIB dient zur Einschrei

Register mit dem Datenausgang für das erste bzw. bung der Signale von externen Registern in die Da

mit dem Datenausgang für das zweite Bit der Daten- tenverarbeitungsanlage CPU.' Register 1 und 2 sine

Verarbeitungsanlage verbunden ist, derart, daß nur zur Aufnahme von Ausgangssignalen der Datenver

dasjenige der Register auf die Rücksetz- und Setz- arbeitungsanlage CPU vorgesehen. Ein Register :

signale reagiert, dessen Adresse in den ersten beidsn *5 speichert Eingangssignale für die Datenverarbeitungs

Bits enthalten ist. Durch diese Maßnahme wird in anlage CPU. Auslesesignalklemmen F₁ set und F₁ se

vorteilhaft einfacher Weise die Übernahme der Da- sind mit Auslesesignalen für einen Auslesebefehl ai

ten in das zugeordnete Register bewirkt, während die Datenverarbeitungsanlage CPU beaufschlagbar

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und diese Signalklemmen sind mit das zugeordnete und den Registern 1, 2 und 3 ist ein Format nach Auslesesignal speichernden Flipflops FF₁ bzw. FF₂ dem Muster der folgenden Tabelle vorgeschrieben: verbunden. Weiter sind UND-Glieder G₁, G₈, G₃
und G₄ sowie ODER-Glieder G₅ und G₆ vorgesehen.

Die Adressierleitungen RSB für die Adressierung 5 der Eingabe-/Ausgabeeinheiten sowie die Steuersignalleitungen IOPB der Datenverarbeitungsanlage CPV sind an Eingangsklemmen der Steuer- und De- DOB kodiervorrichtung RA angeschlossen. Der Datenaus- _D/s

o A% Ai A$ At A& At Aj AgAt A^ An A\%A\t

L O < DATEN(I)

O L < DATEN (2)

< DATEN (3)

gang DOB von CPV ist mit dem Pufferverstärker io
FOB verbunden, der für jedes Bit der von der Erfindungsgemäß dienen die ersten beiden Bits

Datenverarbeitungsanlage CPV zu übertragenden Da- des Codesignals am Datenausgang DOB zur Austen einen eigenen Ausgang aufweist, wobei der Aus- wahl des Registers 1 oder 2, auf das Daten übergang für das erste Bit mit einem dritten Steuereingang tragen werden sollen, wobei beispielsweise festgelegt des Registers 1 und der Ausgang für das zweite Bit 15 ist, daß eine Übertragung der in den restlichen Bits mit einem dritten Steuereingang des Registers 2 und A₂ bis ^4₁₃ enthaltenen Daten an das Register 1 erdie Ausgänge für die weiteren Bits mit jeweils einem folgt, wenn das erste Bit A₀ des Codesignals am zugeordneten Dateneingang beider Register 1 und 2 Datenausgang DOB »L« und das zweite Bit A₁ »0« verbunden sind. Der Dateneingang DIB ist über die ist, wogegen eine Übertragung an das Register 2 er-Torschaltung FIB mit dem Register 3 verbunden, 20 folgt, wenn das erste Bit A₀ »0« und das zweite Bit und die Auslesesignalklemmen F₁SCt und F₂ set für A₁ »L« ist. Dagegen dienen beim Einschreiben eines die Auslesesignale sind jeweils an einen Setzeingang S Codesignals vom Register 3 in den Dateneingang DIP des zugeordneten Flipflop FF₁ bzw. FF₂ angeschlos- der Datenverarbeitungsanlage CPV alle Bits zur sen. Ein Signalausgang 1 für ein durchgesteuertes Übertragung von Daten.

EIN-Signal des Flipflop FF₁ ist über das ODER- 25 Wenn nun die digitale Datenverarbeitungsanlage Glied G₅ mit dem Anrufeingang PIB von CPV für CPV mit dem programmierten Abfragen der Eindas Auslesejignal verbunden sowie über einen ersten gäbe-/Ausgabeeinheit beginnt, der das Auslesesignal Eingang des UND-Gliedes G₃ und das ODER-Glied aufgeprägt wurde, gibt sie über den Datenausgang G₆ mit dem Bestätigungseingang EFB von CPV für DOB stets als erstes Bit A₀ ein »L«, als zweites Bit das Rückantwortsignal verbindbar. Ein Signalaus- 30 /I₁ ein »0« an den Pufferverstärker FOB (Fig. 2d) gang 1 für ein durchgesteuertes EIN-Signal des Flip- und kennzeichnet damit die Bereitstellung der für das flop FF₂ ist über das ODER-Glied G₅ an den An- Register 1 dieser Eingabe-/Ausgabeeinheit bestimmrufeingang PIB von CPV angeschlossen sowie über ten Daten zur Ausgabe als Bits A₂ bis A₁₃ in den einen ersten Eingang des UND-Gliedes G₄ und das Pufferverstärker FOB. Außerdem gibt die Daten-ODER-Glied G₆ mit dem Bestätigungseingang EFB 35 Verarbeitungsanlage CPU ein Ausgangscodesignal von CPV verbindbar. Erste und zweite Ausgangs- (Fig. 2e) auf den Adressierleitungen RSB zur Ausklemmen ROTAT₁ bzw. ROTAT₂ der Steuer- und wahl der Steuer- und Dekodiervorrichtung RA der Dekodiervorrichtung RA sind mit "ersten bzw. zwei- Eingabe-/Ausgabeeinheit sowie ein erstes Steuerten Steuereingängen der Register 1 und 2 verbunden, signal auf den Steuersignalleitungen IOPB (Fig. 2f) während eine dritte Ausgangsklemme R SFE T₂ über 40 an die Eingangsklemmen der Steuer- und Dekodierjeweils einen Eingang der UND-Glieder G₁ und G₂, vorrichtung RA ab. Beim Empfang ihres eigenen deren anderer Eingang mit dem Ausgang des Puf- Codesignals gibt die Steuer- und Dekodiervorrichferverstärkers FOB für das erste bzw. zweite Bit tung RA daraufhin an ihrer Ausgangsklemme R ein verbunden ist, mit einem Rücksetzeingang R der Signal an das UND-Glied G₃, dessen andere Ein-Flipflops FF₁ bzw. FF₂ verbindbar sind. Eine vierte 45 gänge mit dem Signal »L« des ersten Bits des Puffer-Ausgangsklemme R INA der Steuer- und Dekodier- Verstärkers FOB sowie dem EIN-Signal des Flipflops vorrichtung RA ist mit einem Steuereingang der Tor- FF₁ beaufschlagt sind und das somit durchgeschaltei schaltung FIB verbunden und eine fünfte Ausgangs- wird (das UND-Glied G₄ ist durch das »0«-Signä klemme R ist mit zweiten Eingängen der UND-Glie- des zweiten Bits A₁ gesperrt, wodurch das von dei der G₃ und G₄ verbunden, deren dritte Eingänge 50 Ausgangsklemme R der Steuer- und Dekodierschal ebenfalls an den Ausgang des Pufferverstärkers FOB tung RA abgegebene Signal über das UND-Glied G für das erste bzw. zweite Bit angeschlossen sind. und das ODER-Glied G₆ an den Bestätigungseingan]

Die erfindungsgemäße Vorrichtung für die Steue- EFB von CPI7 für das Rückantwortsignal gelang rung der Datenübertragung in Verbindung mit der (Fig. 2n).

dargestellten Eingabe-/Ausgabeeinheit arbeitet wie 55 Das Rückantwortsignal bestätigt der Datenverar folgt: beitungsanlage CPV, daß sie die Daten für das de

Gelangt nach Fig.2a ein Auslesesignal an die aktivierten Auslesesignalklemme F₁ set zugeordnet Auslesesignalklemme F₁ set, so -wird das Speicher- Register 1 anbietet Ein Taktgeber der Datenverai flipflop FF₁ gesetzt und gibt an seinen Signalaus- beitungsanlage CPU synchronisiert mit dem Abfa gangl ein EIN-Signal nach Fig. 2b ab. Das EIN- ^6o eines ersten Taktsignals eine Beendigung der Abgab Signal des Flipflop FF₁ gelangt über das ODER- des Ausgangscodesignals und des ersten Steuei Glied G₅ als Auslesesignal gemäß Fig. 2c an den signals, wobei das erste Taktsignal über die Steuei Anrüfeingang PIB der Datenverarbeitungsanlage signalleitungen IOPB ebenfalls an die Eingangskien CPV, die daraufhin beginnt, in programmierter Rei- men der Steuer- und Dekodiervorrichtung RA übei henfolge die anrufende Eingabe-/Ausgabeeinheit ab- ⁶5 tragen wird (Fig. 2i). Bei Koinzidenz des erste zufragen. Steuersignals und des ersten Taktsignals gibt d

Für die Codesignale zum Informationsaustausch Steuer- und Dekodiervorrichtung RA ein Rückset zwischen der digitalen DatenverarbeitungsanlageCPV signal (F i g. 2k) für die Flipflrps von der Ausgang

klemme R SFE T₂ an einen Eingang der UND-Glie- der Steuer- und Dekodiervorrichtung RA nicht ar der G₁ und G₂. Da der andere Eingang des UND- Bestätigungseingang EFB der Datenverarbeitungsan· Gliedes G₁ jetzt mit dem Signal »L« des ersten Bits lage CPU, so daß diese kein Rückantwortsignal er- A₀ im Puffer FOB beaufschlagt ist (das UND-Glied hält. Beim Ausbleiben eines Rückantwortsignals biebleibt durch das »O«-Signal des zweiten Bits A₁ ge- 5 tet die Datenverarbeitungsanlage nun die für das sperrt), gelangt über das UND-Glied G₁ ein Rücksetz- Register 2 bestimmten Daten an, wobei das erste befehl an den Rücksetzeingang R des Flipflops FF₁, Bit A₀ mit »0« und das zweite Bit A₁ mit »L« in den wodurch dieses zurückgesetzt und damit die Über- Pufferverstärker FOB eingeschrieben werden und die mittlung des Auslesesignals von der Auslesesignal- Steuer- und Dekodiervorrichtung RA wie zuvor beklemme F₁ set abgeschlossen wird. 10 schrieben arbeitet. Jetzt wird das Signal der Aus-

Beim Empfang des Rückantwortsignals gibt die gangsklemme R der Steuer- und Dekodiervorrich-Datenverarbeitungsanlage CPU die bereitgestellten tung RA über das nun über das mit dem Signal »L« Daten in den Pufferverstärker FOB, so daß diese des zweiten Bits A₁ und dem EIN-Signal des Flipdann an dessen Datenausgängen (Bits A₂ bis A₁₃) ab- flops FF₂ beaufschlagte UND-Glied G₄ dem Bestätirufbar sind (Fi g.20), und beaufschlagt die Eingangs- 15 gungseingang EFB der Datenverarbeitungsanlage aufklemme der Steuer- und Dekodiervorrichtung RA geprägt, wodurch bestätigt wird, daß der Klemme wiederum mit dem Ausgangscodesignal (Fig. 2e) F^ set ein Auslesesignal eingespeist wurde. Darauf über die AdressierleitungenRSB und mit einem zwei- hin leitet die Datenverarbeitungsanlage CPU in zuten Steuersignal (Fig. 2g) sowie einem zweiten Takt- vor beschriebener Weise über die Steuer- und Designal (Fig.2j) über die Steuersignalleitungen/OPJ?, ao kodiervorrichtung RA das Rücksetzen und Setzen worauf die Steuer- und Dekodiervorrichtung RA des Registers 2, das Rücksetzen des Flipflops FF₂ und über die Ausgangsklemme R OTA T₁ ein Rücksetz- die Übertragung der Daten auf das Register 2, dessen signal (Fig. 2m) auf die als Rücksetzeingänge wir- dritter Steuereingang nunmehr mit dem »L« des Bits kenden ersten Steuereingänge der Register 1 und 2, A₁ beaufschlagt ist, ein.

das eine Löschung des Registers, an dessen drittem 25 Um den Inhalt des Eingangsregisters 3 in die Da-Steuereingang gleichzeitig ein »L« vom Ausgang für tenverarbeitungsanlage CPU einzuschreiben, gelangt das erste bzw. zweite Bit A₀, A₁ des Pufferverstärkers von CPU neben einem Ausgangscodesignal (Fig.2e) FOB liegt, in diesem Fall also eine Löschung des Re- über die Adressier- bzw. Steuersignalleitungen ein gisters 1 bewirkt. Nach dem Abfall des zweiten Takt- Schreibbefehl an die Steuer- und Dekodiervorrichsignals werden die Eingangsklemmen der Steuer- und 30 tung RA, die einen Datenschreibbefehl über ihre Dekodiervorrichtung RA von der Datenverarbei- Ausgangsklemme RINA (Fig. 2h) an die Torschaltungsanlage CPU über die Steuersignalleitungen IOPB rung FIB gibt, um den Inhalt des Registers 3 über mit einem weiteren ersten Taktsignal beaufschlagt den Dateneingang DIB an die Datenverarbeitungs-(F ig. 2i), dessen Abfall nunmehr eine Beendigung anlage CPU zu übertragen (Fig. 2 p).
der Abgabe des Ausgangscodesignals und des zwei- 35 Während sich die vorstehende Beschreibung nur ten Steuersignals synchronisiert und das wegen der auf eine Anrufgruppe mit zwei Ausgaberegistern beKoinzidenz mit dem zweiten Steuersignal die Abgabe zieht, wird normalerweise eine Vielzahl von mit enteines Setzsignals (Fig. 21) an der Ausgangsklemme sprechenden Registerwahlcodes adressierbaren An- R OTA T₂ der Steuer- und Dekodiervorrichtung RA rufgruppen vorgesehen. In einem solchen Fall kann bewirkt. In der für das Rücksetzsignal geschilderten 4° eine beliebige Anzahl von Registern für jede der An-Weise wird auch das auf die als Setzeingänge wirken- rufgruppe vorgesehen sein.

den zweiten Steuereingänge der Register 1 und 2 ge- Erfindungsgemäß wird somit die Übertragung von

gebene SetzMgnal im vorliegenden Fall nur beim Re- Daten zwischen einer Datenverarbeitungsanlage und

gisterl wirksam (/I₀ = »L«, A₁ = »0«), worauf die in einer Gruppe zusammengefaßten Registern durch Daten (Bits A₂ bis A₁₃) aus dem Pufferverstärker 45 die kombinierte Wirkung eines Registerwahlcodes

FOB in zugeordneten Speicherstellen des Registers 1 mit einem Signal am Datenausgang der Datenver-

eingeschrieben werden. arbeitungsanlage gesteuert, so daß der gleiche Adres-

Ist dagegen die Auslesesignalklemme F₂ mit einem siercode für eine gegebene Gruppe von Registern

Auslesesignal beaufschlagt worden, so bietet die Da- verwandt werden kann. Da jedes Register einer jeden tenverarbeitungsanlage CPU in der zuvor beschrie- so Gruppe durch den Wert der ersten Bits am Daten-

benen Weise ebenfalls als erstes die für das Register 1 ausgang adressiert werden kann läßt sich die erfor-

bestimmten Daten an, wobei wiederum das erste Bit derliche Zahl von Steuer- und Dekodiervorrichtun-

A mit »L« und das zweite Bit A₁ mit »0« in den gen gegenüber den bekannten Anlagen stark verrin-

Pufferverstar^FOBemgeschneben werden Da mu, gern, wodurch die Auslegung der Etagabe-/Ausgabejedoch das UND-Ghedg durch oas Fehlen des EIN- 55 einheiten vereinfacht wird. Auch läßt sich erfindungs-

Signals des Fhpflops FF₁ und das UND-Glied G₄ gemäß die Zahl der Ausgaberegister ohne Änderung

5"S ,^S '5*; *?· I" ²T λ 4^geSper2 ^des Adressiercodes für die Steuer- und Dekodiervor-

bleibt, gelangt das Signal von der Ausgangsklemmen richtungen leicht vergrößern.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Vorrichtung zur wahlweisen Übertragung von Daten aus einer Datenverarbeitungsanlage auf Datenausgabeeinheiten, denen jeweils ein bestimmter Adressencode zugeordnet ist, mit einer Auslesesignalvorrichtung zwecks Ausgabe von Auslesesignalen und einer Steuer- und Dekodiervorrichtung, die bei Koinzidenz eines Auslesesignals und eines eine Ausgabeeinheit kennzeichnenden Adressencodes die Auswahl der betreffenden Ausgabeeinheit, auf die die Daten übertragen werden sollen, vornimipt, dadurch gekennzeichnet, daß die Ausgabeeinheiten aus Gruppen von Ausgabevorrichtungen bestehen, daß jeder der Ausgabevorrichtungen einer Gruppe (Regl, Reg 2) eine bestimmte Auslesesignalklemme (F₁ set bzw. F₂ set) zugeordnet ist, auf die die Auslesesignale gegeben werden, daß die Auslesesignalklemmen (F₁SeI, F_sset) über ein ODER-Glied (G₅) mit einem der Gruppe zugeordneten Anrufeingang (PIB) der Datenverarbeitungsanlage (CPU) und über Verknüpfungsglieder (G,, G₄, G₈) mit einem Bestätigungseingang (EFB) der Datenverarbeitungsanlage (CPV) verbunden sind, daß jeder Ausgabevorrichtung ein bestimmtes Adreßsignal innerhalb ihrer Gruppe zugeordnet ist, das in an sich bekannter Weise in den zu übertragenden Daten enthalten ist, daß die Datenverarbeitungsanlage (CPU) nach Aktivierung des der Gruppe der Ausgabevorrichtungen (Regl, Reg!) zugeordneten Anrufeingangs (PIB) in programmierter Reihenfolge die für die Gruppe bestimmten Daten anbietet, daß die Verknüpfungsglieder (G₃, G₄, G₆) zugleich mit den in den Daten enthaltenen Adreßsignalen beaufschlagt sind, daß für jede Gruppe der Ausgabevorrichtungen (Reg 1, Regl) eine von der Datenverarbeitungsanlage (CPU) angesteuerte Steuer- und Dekodiervorrichtung (RA) vorgesehen ist, von der Ausgänge mit jeder Ausgabevorrichtung (Reg 1 bzw. Reg 2) der Gruppe verbunden sind, daß ein weiterer Ausgang der Steuer- und Dekodiervorrichtung (RA) ebenfalls mit den Verknüpfungsgliedern (G₈, G₄, G₆) verbunden ist, wobei diese zwecks Datenübertragung auf die ausgewählte Ausgabevorrichtung (Regl bzw. Reg 2) über den Bestätigungseingang (EFB) ein Rückantwortsignal auf die Datenverarbeitungsanlage (CPU) schaltet, wenn an den Verknüpfungsgliedern (G₃, G₄, G₆) ein der betreffenden Auslesesignalklemme F₁ set bzw. F₂ set) entsprechendes Auslesesignal, ein Signal der Steuer- und Dekodiervorrichtung (RA) und das zugehörige, in den Daten enthaltene Adreßsignal anliegen.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zu übertragenden Daten (A₀ bis A₁₃) binär kodiert sind und die ersten beiden Bits als Adressencode dienen, daß bei den Verknüpfungsgliedern (G₃, G₄, G₆) jeder Auslesesignalklemme (Fj set, F₂ set) ein UND-Glied (G₃, G₄) zugeordnet ist, daß mit einem zweiten Eingang des ersten UND-Giiedes (G₃) der Ausgang für das erste Bit und mit einem zweiten Eingang ies zweiten UND-Gliedes (G₄) der Ausgang für las zweite Bit verbunden ist.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwischen den Auslesesignalklemmen (F_tset, F_sset) und den Verknüpfungsgliedern (G₃, G₄, GJ Flipflops (FF₁, FFJ geschaltet sind und daß der Ausgang der Flipflops ferner über das ODER-Glied (G₅) mit der Datenverarbeitungsanlage (CPU) verbunden ist.

4. Vorrichtung nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß die mit der Datenverarbeitungsanlage verbundene Steuer- und Dekodiervorrichtung (RA) mit einem Ausgang (RSFETJ mit weiteren UND-Gliedern (G₁, GJ verbunden ist, deren Ausgänge mit dem Rücksetzeingang jeweils eines Flipflops (FF₁, FFJ verbunden sind, daß ein weiterer Eingang der weiteren UND-Glieder (G₁, G₂) mit dem Datenausgang für das erste bzw. mit dem Datenausgang für das zweite Bit der Datenverarbeitungsanlage (CPU) verbunden ist und daß die Steuer- und Dekodiervorrichtung (RA) ein Rücksetzsignal abgibt, wenn eines der UND-Glieder (G₃, G₄) ein Rückantwortsignal auf die Datenverarbeitungsanlage (CPU) gibt

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Ausgabevorrichtungen Register (Regl, Reg2) sind und daß die Steuer- und Dekodiervorrichtung (RA) Rücksetz- und Setzsignale auf Steuereingänge der Register (Regl, Reg2) gibt, wenn ein Rückantwortsignal von einem der UND-Glieder (G₃, G₄) auf die Datenverarbeitungsanlage (CPU) gegeben wird.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß ein weiterer Steuereingang der Register (Regl, Reg2) mit dem Datenausgang für das erste bzw. mit dem Datenausgang für das zweite Bit der Datenverarbeitungsanlage verbunden ist, derart, daß nur dasjenige der Register (Regl, Reg2) auf die Rücksetz- und Setzsignale reagiert, dessen Adresse in den ersten beiden Bits enthalten ist.

7. Vorrichtung nach den Ansprüchen 2, 4 und 6, dadurch gekennzeichnet, daß zwischen den Datenausgang (DOB) der Datenverarbeitungsanlage (CPU) und die Empfangsklemmen ein Pufferverstärker (FOB) geschaltet ist und daß die weiteren Eingänge der einen UND-Glieder (G₃, G₄), der anderen UND-Glieder (G₁, G₂) bzw. die weiteren Steuereingänge der Register (Regl, Reg2) mit den entsprechenden Ausgängen des Pufferverstärkers (FOB) verbunden sind.