DE3133407C2

DE3133407C2 - Programmgesteuerter Rechner

Info

Publication number: DE3133407C2
Application number: DE19813133407
Authority: DE
Inventors: Eckmar Ing.(Grad.) 7500 Karlsruhe Lehari
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1981-08-24
Filing date: 1981-08-24
Publication date: 1984-07-26
Also published as: DE3133407A1

Abstract

Zur byteweisen Datenübertragung zwischen einem Prozessor (CPU) und einem Speicher (SPE) werden Wörter gebildet, in denen das zu übertragende Byte mehrfach enthalten ist. Zur Übertragung der Bytes vom Speicher (SPE) zum Prozessor (CPU) wird das gewünschte Byte auf einen Teil der Datenleitungen (DL) geschaltet. Mittels eines Bytekopplers (BKL, BRK) wird das Byte auf die restlichen Datenleitungen (DL) geschaltet. Der Prozessor (CPU) ist so ausgelegt, daß er zur Übertragung eines Bytes vom Prozessor (CPU) zum Speicher (SPE) ebenfalls Wörter ausgibt, in denen das zu übertragende Byte mehrfach enthalten ist.

Description

Die Erfindung betrifft einen Rechner gemäß dem Oberbegriff des Anspruchs 1. Derartige Rechner enthalten im allgemeinen einen byteorientierten oder einen wortorientierten Speicher. Die Länge eines Wortes ist ein ganzzahliges Vielfaches der Länge eines Bytes. Eine übliche Bytelänge ist 8 Bit, so daß mit einem Byte ein Zeichen dargestellt werden kann; eine häufig verwendete Wortlänge beträgt 16 Bit. Wird aus Gründen der Geschwindigkeit, des Prozessortyps und/oder der Arithmetik ein wortorientierter Speicher verwendet, so muß für die Behandlung von Zeichen ein entsprechendes Zugriffsverfahren festgelegt werden, insbesondere dann, wenn der Speicher wortadressiert wird. Greift ein Prozessor auf einen wortorientierten Speicher zu, so werden die gelesenen Wörter von η Bit entsprechend dem Befehlssatz verarbeitet, das Ergebnis ist typischerweise wieder ein η Bit-Wort. Dieses kann nach dem gleichen Zugriffsverfahren in den Speicher eingeschrieben werden. Dasselbe gilt für m Wort-Befehle und m Wort-Daten.

Greift ein Prozessor auf einen wortorientierten Speicher zu und soll er eine Zeichenverarbeitung durchführen, also soll nur ein Byte ausgelesen werden, so kann beim Lesen des Speichers die Auswahl des gewünschten Bytes einerseits am Speicher oder andererseits im Prozessor erfolgen. Eine Anordnung, mit der die Byteauswahl am Speicher getroffen wird, ist in der DE-OS 14 74 480 beschrieben. Diese bekannte Anordnung enthält Matrixschalter, mit denen ein Teil des aus dem Speicher ausgelesenen Wortes ausgewählt und zur Weiterverarbeitung durchgeschaltet wird. Es ist damit auch möglich, daß im Befehlssatz des Prozessors eine Befehlsmodifikation bestimmt, ob das linke oder rechte Byte verarbeitet werden soll. Die Übertragung des gesamten Wortes, z. B. an einen wortorganisierten Prozessor, ist jedoch nicht möglich. Wenn ein Byte in einen wortorientierten Speicher geschrieben werden soll, muß es den entsprechenden Eingängen des Speichers bzw. dem entsprechenden Teil der Datenleitungen angeboten werden. Dazu werden z. B. Datenmultiplexer verwendet, die dazu dienen, befehlsabhängige Bytes miteinander zu vertauschen. Entsprechend erfolgt ein Schreibvorgang in einen Teil der jeweils adressierten Speicherzelle, so daß die in der Speicherzeile schon befindlichen Bytes nicht beeinflußt werden.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Rechner zu schaffen, in dem byteorientierte Lese- und Schreibzugriffe auf wortorientierte Speicher mit geringem Aufwand und mit kurzer Bearbeitunszeit möglich sind.

Erfindungsgemäß wird diese Aufgabe mit den im kennzeichnenden Teil des Anspruchs 1 angegebenen Maßnahmen gelöst

Bei Zugriff auf den Speicher ist der Prozessor in der Lage, ein Byte aus dem Wort zu selektieren bzw. bei Wortzugriffen alle Bytes gleichzeitig zu selektieren. Bei Bytezugriffen belegt der Speicherausgang nur einen Teil der Datenleitungen aktiv mit einem Byte.

Der vorzugsweise im Prozessor enthaltene Bytekoppler ist in der Lage, das aktiv auf die Datenleitungen geschaltete Byte auf die restlichen passiven Datenleitungen identisch abzubilden. Der Prozessor verarbeitet

so dann alle Bytes simultan identisch, d. h., nach der Verarbeitung entsteht ein Wort, dessen Bytes gleich sind. Soll anschließend das erhaltene Byte in den Arbeitsspeicher an einer beliebigen Speicheradresse abgespeichert werden, so wird diese Adresse angewählt und das Byte innerhalb der Speicherzelle ausgewählt Da auf den Datenleitungen byteweise die gleiche Information steht, kann unmittelbar ohne Zwischenschaltung eines Bytetauschers der Schreibvorgang ausgeführt werden. Vorteilhaft besteht der Bytekoppler aus einem einfachen,

eo bidirektionalen Bustreiber.

Zur Adressierung des Speichers bildet der Prozessor unabhängig von Wort- oder Bytezugriffen immer eine Byteadresse mit den Bitwertigkeiten 2" bis 2". Der Arbeitsspeicher erhält jedoch als Adresse nur die Bit mit den Wertigkeiten 2^m +' bis 2". Die Wertigkeiten 2° bis 2^m der Adresse sind bei Wortzugriffen irrelevant, bei Bytezugriffen steuert der Prozessor damit den Bytekoppler und die Torschaltungen am Speicher.

Anhand der Zeichnungen werden im folgenden die Erfindung sowie weitere Ausgestaltungen und Vorteile näher beschrieben und erläutert Es zeigt

F i g. 1 das Prinzipschaltbild eines Ausführungsbeispiels der Erfindung,

Fig.2 Einzelheiten eines in der Anordnung nach F i g. 1 verwendeten Sieuersignaldecoders und

F i g. 3 die Funktionstabelle des Steuersignaldecoders nach F i g. 2.

In Fig. 1 ist mit CPUeIn Prozessor und mit SPEein Speicher bezeichnet, zwischen denen Daten wahlweise byte- odsr wortweise übertragen werden sollen. Sie sind über Datenleitungen DL miteinander verbunden, deren Anzahl der Wortbreite entspricht Im Ausführungsbeispiel habe ein Wort eine Breite von 16 Bit, demgemäß sind 16 Datenleitungen vorhanden. Ferner sind Adreß-Ieitungen ADL, ADL' vorhanden. Die Adreßleitungen ADL bestehen aus π Leitungen SAR 1... SARn, die mit dem Adresseneingang des Speichers SPE verbunden sind. Bei Zufuhr einer Adresse und eines Auslesebefehls CTiht der Speicher SPEan ein Schreib-Leserre^ister SLM ein Datenwort von 16 Bit ab. Der Prozessor CPU ist ferner mit Steuerleitungen BYTE, WR, RD verbunden. Soll der Prozessor CPU ein Datenwort aus dem Speicher SPEabrufen, gibt er die zugehörige Adresse auf die Adressenleitungen ADL und ein Lesesignal auf die Steuerleitung RD. Aus diesem wird, wie anhand der F i g. 2 näher beschrieben werden wird, in dem Steuersignaldecoder SDC ein Lesesignal »rechts« RDR, ein Lesesignal »!inks« RDL und ein Wortlesesignal RWTgebildet. Aus diesen drei Signalen werden in zwei UND-Gliedern UR, UL Sperrsignale für zwei Bytekoppler BKL, BKR gebildet, so daß diese unwirksam sind. Die beiden Lesesignale RDR, RDL geben zwei Leseschalter RLS, RRS frei, so daß der Inhalt der adressierten Zelle des Speichers SPE über das Schreib-Leseregister SLR und die beiden Schalter RLS, RRS auf die Datenleitungen DL geschaltet wird, von denen es in den Prozessor CPt/gelangt

Soll nur ein Byte aus dem Speicher SPE ausgelesen werden, wird ebenso wie zum Auslesen eines ganzen Wortes die Adressen der Zelle, in der das Byte enthalten ist über die Adressenleitungen ADL dem Speicher SPE zugeführt Ferner gibt der Prozessor CPU auf die Adressenleitung ADL'τ. B. die Byteadresse »0« mit der z. B. das »linhe« Byte des Wortes in ;ler angewählten Speicherzelle adressiert wird. Weiter gibt der Prozessor Steuersignale auf die Leitungen BYTE und RD, zum Zeichen dafür, daß ein Byte ausgelesen werden soll. Aus den Signalen auf den drei 1 eitungen SARO, BYTE und RD erzeugt der Steuersignaldecoder SDCein Signal auf der Leitung PDL, das den Schalter RLS schließt so daß das »linke« Byte aus der angewählten Speicherzelle über Leitungen RL 0 ... RL 7 auf die eine Hälfte der Datenleitungen DL geschaltet wird. Ferner ist auf die Leitung R WTein Signal gegeben, das die UND-Glieder UL, UR freigibt Das Signal auf der Leitung RDL gelangt daher auch auf den Freigabeeingang des Bytekopplers BKL, so daß dieser die vom Schalter RLS auf die eine Hälfte der Datenleitungen DL geschalteten Signale auf deren andere Hälfte 2*... 2¹⁵ überträgt Der andere Bytekoppler BKR bleibt gesperrt Auf den Datenleitungen wird daher ein Wort gebildet das aus zwei identischen Byte besteht Dieses Wort wird in den Prozessor CPU übernommen und verarbeitet Er benötigt dazu keine Kennung, ob das interessierende Byte im linken oder im rechten Teil rfes Wortes steht.

Soll aus einer Speicherzelle z. B. das rechte Byte in den Prozessor CPU übertragen werden, gibt der Prozessor CPU auf die Adressenleitung ADL'die Adresse »1«, was dazu führt, daß der Steuersignaldecoder SDC Signale auf die Leitungen RWT, RDR gibt die bewirken, daß nun der Buskoppler BKR und der Leseschalter RRS freigegeben sind. Das rechte Byte der adressierten Speicherzelle gelangt über Leitungen RL 8 ... RL15, / die Datenleitungen DL mit den Wertigkeiten 2⁸ ... 2¹⁵ und den Buskoppler BKR auf die Datenleitungen mit den Wertigkeiten 2°... 2⁷. Es wird daher dem Prozessor CPU wieder ein Wort mit zwei identischen Bytes angeboten, das in derselben Weise bearbeitet wird, wie ein Wort das aus zwei linken Bytes zusammengesetzt ist

Der Prozessor ist vorteilhaft so ausgebildet daß er im Falle von byteorientierter Bearbeitung ein Wort erzeugt das aus zwei identischen Bytes besteht Zum Einschreiben des linken oder rechten Bytes dieses Wortes in den linken oder rechten Teil einer Zelle des Speichers SPE wird diesem über die Adressenleitungen ADL die Adresse der Speicherzelle und dem iteuersignaldecoder SDC über die Leitung WR ein Scnreibsignal und über die Leitung BYTE ein Signal zur Kennzeichnung zugeführt daß nur ein Byte eingeschrieben werden soll. Je nachdem, ob das Byte in die linke oder rechte Speicherzelle eingeschrieben werden soll, wird auf die Adressenjeitung SARO eine »0« oder eine »1« gegeben. Im einen Fall gibt der Steuersignaldecoder SDC über eine Leitung WRL einen Schreibschalter WLS frei, im andern Fall über eine Leitung WRR einen Schreibschalter WRS. Im ersten Fall gelangen die Signale auf den Datenleitungen mit den Wertigkeiten 2° ... 2⁷ über das Schreib-Leserregister SLR in den linken Teil der adressierten Speicherzelle, im andern Fall die Signale von den Datenleitungen mit den Wertigkeiten 2⁸ ... 2^t5 in den rechten Teil.

Zur Übertragung eines ganzen Wortes vom Prozessor CPUm den Speicher SPEwird auf die Leitung BY-TE»0«-Signal und auf die Leitung VVT? »1«-S'gnal gegeben, was zu einer Freigabe beider Schreibschalter BLS, BRSführt.

F i z.- 2 zeigt das Schaltbild des Steuersignaldecoders SDC und F i g. 3 seine FunktionstabeUe. Die Byteadresse SARO ist einem NAND-Glied N2 unmittelbar und einem anderen NAND-Glied Ni invertiert zugeführt Die beiden NAND-Glieder N1, N 2 erhaken ferner die Kennung, ob ein byte- oder wortweises Einschreiben bzw. Auslesen stattfinden soll. Mit dem Ausgang des einen NAND-Gliedes N1 sind die ersten Eingänge von zwei UND-Gliedern Ui, i/3 verbunden und mit dem Ausgang des zweiten NAND-Gliedes N2 die ersten Eingänge von zwei UND-Gliedern i/2, t/4. Den zweiten Eingängen der UND-Glieder Ui, U2 wird das Steuersignal zum Schreiben von der Leitung VVT? zugeführt und den UND-Gliedern i/3, £/4 das Steuersignal zum Lesen von der I .eitung RD. Demgemäß ist an das UND-Glied Ui die Leitung WRR, an das UND-Glied t/2 die Leitung WRL, an das UND-Glied i/3 die Leitung RDR und an das UND-Glied i/4 die Leitung RDL angeschlossen. Die Leitung BYTE wird als Leitung ÄWTweitergeführt

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Rechner mit einem Prozessor, einem wortorientierten Speicher und mit den Speicher und den Prozessor verbindenden Daten-, Steuer- und Adreßleitungen, wobei Daten wort- oder byteweise zwischen Speicher und Prozessor übertragen werden, zur byteweisen Datenübertragung vom Speicher zum Prozessor ein das gewünschte Byte enthaltendes Wort mittels einer Wortadresse aus dem Speicher gelesen wird und das gewünschte Byte aus dem aus dem Speicher ausgelesenen Wort mittels eines mit einer Byteadresse gesteuerten Byteleseschalters ausgewählt wird, dadurch gekennzeichnet, daß der Byteleseschalter (RLS, RRS) das gewünschte Byte auf einen Teil der Datenleitungen (DL) schaltet, daß an die Datenleitungen (DL) Bytekoppler (BKR, BKL) angeschlossen sind, welche das auf den einen Teil der Dajenleitungen geschaltete Byte auf die restlichen Datenleitungen weitergibt und daß das so aus mehreren gleichen Bytes gebildete Datenwort dem Prozessor (CPU) zugeführt wird.

2. Rechner nach Anspruch 1, dadurch gekennzeichnet, daß im Falle der Übertragung eines Bytes vom Prozessor (CPU) zum Speicher (SPE) der Prozessor ein das zu übertragende Byte mehrfach enthaltendes Wort auf die Datenleitungen gibt

3. Rechner nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß über die Adreßleitungen (ADL, ADL') Adressen übertragen werden, die aus Wort- und Byteadressen bestehen und daß die Wortadressen dem Speicher zugefübn sind und die Byteadressen Byteleseschalter (RLS, KÄS^seuern, deren Ausgänge mit je einem zur Übertragung eines Bytes geeigneten Teil der Datenleitungen verbunden sind und die von dem aus dem Speicher ausgelesenen Wort das oder die gewünschten Bytes durchschalten.

4. Rechner nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß über die Adreßleitungen (ADL, ADL') Adressen übertragen werden, die aus Wort- und Byteadressen bestehen und daß die Wortadressen dem Speicher zugeführt sind und die Byteadressen Byteschreibschalter (WLS, WRS) steuern, deren Eingänge mit je einem zur Übertragung eines Byte geeigneten Teil der Datenleitungen verbunden sind und deren Ausgängen je ein ein Byte aufnehmender Teil der Speicherzellen nachgeschaltet ist und die von dem auf den Datenleitungen befindlichen Wörtern das oder die gewünschten Bytes zum Speicher durchschalten.