DE3713111A1 - Doppelseitig gerichtete elastische speicherschaltung - Google Patents

Description

Die Erfindung bezieht sich auf eine doppelseitig gerichtete elastische Speicherschaltung, und insbesondere bezieht sie sich auf eine elastische Speicherschaltung, die in der Lage ist, Daten in einer zweiten zweiseitigen Weise bei einer einfachen Struktur zu übermitteln und zu empfangen.

Eine elastische Speicherschaltung auf dem Feld der Datenkommunikation ist im allgemeinen für den Zweck des multiplexen, des Konvertierens der Datensignalrate, der Phasenvariationsabsorption und ähnliches benutzt. Eine große Kapazität einer elastischen Speicherschaltung, in der Speicherzellen in einer Matrixart angeordnet sind, ist z. B. in der japanischen Patentveröffentlichung, Gazetten-Nr. 45 544/1981 beschrieben.

Fig. 1 ist ein schematisches Blockdiagramm, welches die Struktur einer konventionellen elastischen Speicherschaltung zeigt.

Im folgenden wird eine Beschreibung der Struktur der in Fig. 1 gezeigten konventionellen elastischen Speicherschaltung gegeben.

In Fig. 1 weist ein elastischer Speicherabschnitt 1 einen Adressdekoder (nicht abgebildet), Speicherzellen (nicht abgebildet) und ähnliches auf und weist einen Eingangsanschluß 2 zum Empfangen eines Signales WR zum Initialisieren der Schreibadresse des elastischen Speicherabschnittes 1 und einen Eingangsanschluß 3 zum Empfangen eines Signales (RR) zum Initialisieren der Leseadresse des elastischen Speicherabschnittes 1 auf. Weiterhin wird ein Dateneingang DI an den elastischen Speicherabschnitt 1 durch einen Eingangsanschluß 4 angelegt, und ein Datenausgang (DO) des elastischen Speicherabschnittes 1 wird durch einen Ausgangsanschluß 5 ausgegeben. Weiterhin ist ein logisches Element 7 zwischen dem elastischen Speicherabschnitt 1 und dem Ausgangsanschluß 5 derart geschaltet, daß es eine verdrahtete ODER-Verknüpfung ermöglicht. Das logische Element 7 wird durch ein Chipauswahlsignal CS gesteuert, welches von einem Eingangsanschluß 6 für das Chipauswahlsignal eingegeben wird.

Im folgenden wird der Betrieb der in Fig. 1 gezeigten konventionellen elastischen Speicherschaltung beschrieben. Die durch den Eingangsanschluß 4 eingegebenen Daten DI werden in jede Speicherzelle (nicht abgebildet) geschrieben, die den elastischen Speicherabschnitt 1 darstellen, während die Adresse durch das Schreibadressinitialisierungssignal WR gesteuert wird, welches durch den Eingangsanschluß 2 angelegt wird. Zu der Zeit des Auslesens werden die Daten DO von jeder Speicherzelle ausgelesen und durch den Ausgangsanschluß 5 ausgegeben, während die Adresse durch das Leseadressinitialisierungssignal RR gesteuert wird, welches durch den Eingangsanschluß 3 angelegt wird. Der Datenausgang DE wird durch das Chipauswahlsignal CS ausgewählt, welches durch den Eingangsanschluß 6 für das Chipauswahlsignal angelegt wird, so daß die verdrahtete ODER-Verknüpfung erreicht wird.

Da jedoch die konventionelle elastische Speicherschaltung nur einen einzigen Dateneingangsanschluß und einen einzigen Datenausgangsanschluß aufweist, wie oben beschrieben wurde, kann sie nur für die Datenübertragung und den Datenempfang in eine einzige Richtung benutzt werden. Wenn sie dagegen für ein doppelseitig gerichtetes Datenkommunikationssystem benutzt werden soll, werden mindestens zwei elastische Speicherschaltungen benötigt zum Empfangen und Übertragen von Daten in eine erste Richtung und zum Empfangen und Übertragen in eine zweite Richtung, die entgegengesetzt zu der ersten Richtung ist, so daß die Zahl der Komponenten des Systemes erhöht wird und das System teuer wird.

Folglich ist es Aufgabe der Erfindung, eine doppelseitig gerichtete elastische Speicherschaltung vorzusehen, die in der Lage ist, unabhängig eine doppelseitig gerichtete Datenkommunikation durchzuführen, d. h. eine Übertragung und einen Empfang von Daten.

Erfindungsgemäß ist eine doppelseitig gerichtete elastische Speicherschaltung vorgesehen mit einem elastischen Speicherbereich mit einem Datenschreibanschluß und einem Datenleseanschluß, einem ersten Eingangsanschluß, der einen Dateneingang in einer ersten Richtung empfängt, einen zweiten Eingangsanschluß, der einen Dateneingang in einer zweiten Richtung empfängt, welche entgegengesetzt zu der ersten Richtung ist, einen ersten Ausgangsanschluß, der einen Datenausgang in der ersten Richtung anlegt, einen zweiten Ausgangsanschluß, der einen Datenausgang in der zweiten Richtung anlegt, eine erste Schalteinrichtung zum Auswählen von entweder dem ersten Eingangsanschluß oder dem zweiten Eingangsanschluß und zum ihn Verbinden mit dem Datenschreibanschluß des elastischen Speicherabschnittes, einer zweiten Schalteinrichtung zum Auswählen entweder des ersten Ausgangsanschlusses oder des zweiten Ausgangsanschlusses und zum ihn Verbinden mit dem Leseanschluß des elektrischen Speicherabschnittes und einer Steuereinrichtung zum simultanen Treiben der ersten Schalteinrichtung und der Schalteinrichtung so, daß der erste Eingangsanschluß und der erste Ausgangsanschluß simultan ausgewählt werden können oder der zweite Eingangsanschluß und der zweite Ausgangsanschluß simultan ausgewählt werden können.

Nach einer erfindungsgemäßen Weiterbildung sind der erste Eingangsanschluß und der zweite Ausgangsanschluß miteinander derart gekoppelt, daß ein erster Eingangs-/Ausgangs-Anschluß gebildet wird, und der erste Ausgangsanschluß und der zweite Eingangsanschluß sind derart miteinander gekoppelt, daß ein zweiter Eingangs-/Ausgangsanschluß gebildet wird.

Ein prinzipieller Vorteil der Erfindung ist es, daß eine einzelne elastische Speicherschaltung vorgesehen ist mit zwei Dateneingangsanschlüssen und zwei Datenausgangsanschlüssen, und die Eingangsanschlüsse und die Ausgangsanschlüsse werden in einer zeitaufteilenden Weise geschaltet, wenn Daten übertragen und empfangen werden in einer ersten und zweiten Richtung, so daß eine doppelseitig gerichtete Übertragung und ein Empfang der Daten mit einer einzelnen elastischen Speicherschaltung durchgeführt werden kann. Ein anderer Vorteil der Erfindung ist es, daß die Zahl der Komponenten in einem doppelseitig gerichteten Datenkommunikationssystem reduziert werden kann, so daß ein System mit geringem Preis erzielt werden kann.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm einer konventionellen elastischen Speicherschaltung,

Fig. 2 ein Blockdiagramm einer erfindungsgemäßen Ausführungsform einer doppelseitig gerichteten elastischen Speicherschaltung,

Fig. 3 ein Blockdiagramm einer weiteren erfindungsgemäßen Ausführungsform, bei der ein Eingangs-/Ausgangs- Anschluß geteilt ist, und

Fig. 4 ein Blockdiagramm einer weiteren Ausführungsform, in der eine verdrahtete ODER-Verknüpfung erzielt ist.

Fig. 2 ist ein schematisches Blockdiagramm, welches eine Struktur einer doppelseitig gerichteten elastischen Speicherschaltung nach einer Ausführungsform der Erfindung zeigt. Im folgenden wird die Struktur nach der in Fig. 2 gezeigten erfindungsgemäßen Ausführungsform beschrieben. In Fig. 2 weist ein elastischer Speicherabschnitt 1, der der gleiche wie der in Fig. 1 gezeigte konventionelle elastische Speicherbereich 1 ist, einen (nicht gezeigten) Adressdekoder, (nicht gezeigte) Speicherzellen und ähnliches auf. Ein Signal WR zum Initialisieren der Schreibadresse des elastischen Speicherbereiches 1 wird an einen Eingangsanschluß 2 angelegt, und ein Signal RR zum Initialisieren der Leseadresse des elastischen Speicherbereiches 1 wird an einen Eingangsanschluß 3 gelegt. Zusätzlich wird ein Dateneingang DI 1 an einen Eingangsanschluß 8 in einer ersten Richtung angelegt, und ein Datenausgang DO 1 wird von einem Ausgangsanschluß 9 in die erste Richtung abgesandt. Weiterhin wird ein Dateneingang DI 2 an einen Eingangsanschluß 10 in einer zweiten Richtung angelegt, die entgegengesetzt zu der ersten Richtung ist, und ein Datenausgang DO 2 wird von einem Ausgangsanschluß 11 in die zweite Richtung gesandt. Weiterhin wird ein Schaltsignal EN 1/EN 2 zum Auswählen der Richtung, in der die Daten übertragen und empfangen werden, d. h. die erste oder die zweite Richtung, an einen Eingangsanschluß 12 gelegt. Als Reaktion auf das Schaltsignal EN 1/EN 2, welches an den Eingangsanschluß 12 gelegt ist, wählt eine Gruppe von logischen Schaltungen 13 entweder den Eingangsanschluß 8 oder 10 aus und verbindet ihn mit einem Knotenpunkt A zum Schreiben von Daten in den elastischen Speicherabschnitt 1, und eine Gruppe von logischen Schaltungen 14 wählt entweder den Ausgangsanschluß 9 oder 11 aus und verbindet ihn mit einem Knotenpunkt B zum Auslesen von Daten von dem elastischen Speicherabschnitt 1. Genauer gesagt, ein n-Kanal-Transistor 15 und ein p-Kanal-Transistor 16, die parallel geschaltet sind, sind zwischen dem Eingangsanschluß 8 und dem Knotenpunkt A geschaltet. Das Schaltsignal EN 1/ EN 2 wird an eine Steuereleketrode des n-Kanal-Transistors 15 von dem Eingangsanschluß 12 angelegt, und ein invertiertes Signal des Schaltsignales EN 1/EN 2, wie es von einem Invertierer 19 invertiert ist, wird an eine Steuereleketrode des p-Kanal-Transistors 16 angelegt. Andererseits sind ein n-Kanal-Transistor 17 und ein p-Kanal-Transistor 18, die parallel zueinander geschaltet sind, zwischen den Eingangsanschluß 10 und dem Verbindungspunkt A geschaltet. Das Schaltsignal EN 1/EN 2 wird an eine Steuerelektrode des p-Kanal-Transistors von dem Eingangsanschluß 12 angelegt, und das invertierte Signal des Schaltsignales EN 1/EN 2, wie es von dem Invertierer 19 invertiert ist, wird an eine Steuerelektrode des n-Kanal-Transistors 17 gelegt. Weiterhin wird eine logische Gatterschaltung 20 zwischen den Verbindungspunkt B und den Ausgangsanschluß 9 geschaltet. Die logische Gatterschaltung 20 wird geöffnet oder geschlossen durch das Schaltsignal EN 1/EN 2, welches an den Eingangsanschluß 12 angelegt ist. Zusätzlich ist eine logische Gatterschaltung 21 zwischen den Knotenpunkt B und den Ausgangsanschluß 11 geschaltet. Die logische Gatterschaltung 21 wird geöffnet oder geschlossen durch ein invertiertes Signal des Schaltsignales EN 1/EN 2, wie es von einem Invertierer 22 invertiert ist.

Im folgenden wird die Beschreibung der Tätigkeit der in Fig. 2 gezeigten erfindungsgemäßen Ausführungsform gegeben. In Fig. 2 ist gezeigt, wenn Daten in die erste Richtung übertragen und empfangen werden, werden die Gruppen von logischen Schaltungen 13 und 14 von dem Schaltsignal EN 1/EN 2 derart gesteuert, daß der Eingangsanschluß 8 mit dem Knotenpunkt A verbunden ist zum Schreiben von Daten in den elastischen Speicherabschnitt 1, und zur gleichen Zeit ist der Ausgangsanschluß 9 mit dem Knotenpunkt B verbunden zum Auslesen von Daten von dem elastischen Speicherabschnitt 1. Wenn Daten in die zweite Richtung übertragen und empfangen werden, werden die Gruppen von logischen Schaltungen 13 und 14 durch das Schaltsignal EN 1/EN 2 derart gesteuert, daß der Eingangsanschluß 10 mit dem Knotenpunkt A verbunden ist zum Schreiben von Daten in den elastischen Speicherabschnitt 1, und zu der gleichen Zeit ist der Ausgangsanschluß 11 mit dem Knotenpunkt B verbunden zum Auslesen von Daten von dem elastischen Speicherabschnitt 1. Dabei wird angenommen, daß das Schaltsignal EN 1/EN 2 auf einen hohen Pegel geht, wenn Daten in die erste Richtung übertragen und empfangen werden, und daß es auf einen niedrigen Pegel geht, wenn Daten in die zweite Richtung übertragen und empfangen werden. Wenn Daten in die erste Richtung übertragen und empfangen werden, wird ein Schaltsignal, welches hoch ist, an die Steuerelektrode des n-Kanal-Transistors 15 von dem Eingangsanschluß 12 angelegt, während ein Schaltsignal, welches niedrig ist, an die Elektrode des p-Kanal-Transistors 16 durch den Invertierer 19 angelegt wird. Andererseits wird ein Schaltsignal, welches hoch ist, an die Steuerelektrode des p-Kanal-Transistors 18 von dem Eingangsanschluß 12 angelegt, während ein Schaltsignal, welches niedrig ist, an die Steuerelektrode des n-Kanal-Transistors 17 durch den Invertierer 19 angelegt wird. Als Resultat werden der n-Kanal-Transistor 15 und der p-Kanal-Transistor 16 beide leitend gehalten, während der n-Kanal-Transistor 17 und der p-Kanal-Transistor 18 beide nicht leitend gehalten werden. Somit wird nur der an den Eingangsanschluß 8 angelegte Dateneingang DI 1 zu dem elastischen Speicherabschnitt 1 durch den Datenschreibknotenpunkt A eingegeben und in jede Speicherzelle (nicht gezeigt) geschrieben, die den elastischen Speicherabschnitt 1 darstellen, während die Adresse, durch das Schreibadresseninitialisierungssignal WR gesteuert ist, welches durch den Eingangsanschluß 2 angelegt ist. Zu dieser Zeit ist ein Schaltsignal, welches hoch ist, ebenfalls an die logische Gatterschaltung 20 von dem Eingangsanschluß 12 derart angelegt, daß die logische Gatterschaltung 20 geöffnet ist, während ein Schaltsignal, welches niedrig ist, an die logische Gatterschaltung 21 durch den Invertierer 22 derart angelegt ist, daß die logische Gatterschaltung 21 geschlossen ist. Somit ist der Dateneingang DI 1 in der ersten Einrichtung, der durch den Eingangsanschluß 8 eingegeben wird, einmal in dem elastischen Speicherbereich 1 gespeichert und dann von jeder Speicherzelle als der Datenausgang DO 1 in die erste Richtung ausgelesen und durch den Ausgangsanschluß 9 ausgegeben, während die Adresse durch das Leseadresseninitialisierungssignal RR gesteuert wird, welches durch den Eingangsanschluß 3 zum Zwecke des Multiplexen, Datensignalratenkonvertieren, Phasenvariationsabsorbieren und ähnliches angelegt ist.

Wenn Daten in die zweite Richtung übertragen und empfangen werden, ist ein Schaltsignal, welches niedrig ist, an die Steuerelektrode des n-Kanal-Transistors 15 von dem Eingangsanschluß 12 angelegt, und ein Schaltsignal, welches hoch ist, ist an die Steuerelektrode des p-Kanal-Transistors 16 durch den Invertierer 19 angelegt. Andererseits ist ein Schaltsignal, welches niedrig ist, an die Steuerelektrode des p-Kanal-Transistors 18 von dem Eingangsanschluß 12 angelegt, während ein Schaltsignal, welches hoch ist, an die Steuerelektrode des n-Kanal-Transistors 17 durch den Invertierer 19 angelegt ist. Als Resultat sind der n-Kanal-Transistor 17 und der p-Kanal-Transistor 18 beide leitend gehalten, während der n-Kanal-Transistor 15 und der p-Kanal-Transistor 16 beide nicht leitend gehalten sind. Somit wird nur der Dateneingang DI 2, der an den Eingangsanschluß 10 angelegt ist, zu dem elastischen Speicherabschnitt 1 eingegeben durch den Datenschreibknotenpunkt A und wird in jede Speicherzelle (nicht abgebildet) geschrieben, die den elastischen Speicherabschnitt 1 darstellen, während die Adresse durch das Schreibadresseninitialisierungssignal WR gesteuert ist, das durch den Eingangsanschluß 2 angelegt ist. Zu dieser Zeit ist ein Schaltsignal, welches niedrig ist, an die logische Gatterschaltung 20 von dem Eingangsanschluß 12 derart angelegt, daß die logische Gatterschaltung 20 geschlossen ist, während ein Schaltsignal, welches hoch ist, an die logische Gatterschaltung 21 durch den Invertierer derart angelegt ist, daß die logische Gatterschaltung 21 offen ist. Somit ist der Dateneingang DI 2 in der zweiten Richtung, der durch den Eingangsanschluß 10 angegeben ist, einmal in dem elastischen Speicherabschnitt 1 gespeichert und dann ist er von jeder Speicherzelle als Datenausgang DO 2 in die zweite Richtung ausgelesen und durch den Ausgangsanschluß 11 ausgegeben, während die Adresse durch das Leseadresseninitialisierungssignal RR gesteuert ist, welches durch den Eingangsanschluß 3 zum Zwecke des Multiplexen, des Datensignalratenkonvertierens, des Phasenvariationsabsorbierens und ähnlichen angelegt ist.

Fig. 3 ist ein schematisches Blockdiagramm einer anderen erfindungsgemäßen Ausführungsform. Eine in Fig. 3 gezeigte Schaltung ist die gleiche wie die in Fig. 2 gezeigte Schaltung mit den folgenden Ausnahmen. Genauer gesagt, in der in Fig. 2 gezeigten Schaltung sind der Eingangsanschluß 8 und 10 für einen Dateneingang vorgesehen, und der Ausgangsanschluß 9 und 11 sind für einen Datenausgang vorgesehen. In der in Fig. 3 gezeigten Schaltung sind der Eingangsanschluß 8 für den Dateneingang DI 1 in die erste Richtung und der Ausgangsanschluß 11 für den Datenausgang DO 2 in die zweite Richtung in Fig. 2 in einer gemeinsamen Form zum Bilden eines einzigen Eingangs-/Ausgangs-Anschlusses 23 derart verbunden, daß er mit dem Dateneingang DI 1 in die erste Richtung und dem Datenausgang DO 2 in die zweite Richtung geteilt werden kann; und der Ausgangsanschluß 9 für den Datenausgang DO 1 in die erste Richtung und der Eingangsanschluß 10 für den Dateneingang DI 2 in die zweite Richtung in Fig. 2 sind gemeinsam zum Bilden eines einzigen Eingangs-/Ausgangs-Anschlusses 24 derart verbunden, daß er mit dem Datenausgang DO 1 in die erste Richtung und dem Dateneingang DI 2 in die zweite Richtung geteilt werden kann. Das Schaltsignal EN 1/EN 2 zum Auswählen der Richtung, in die Daten übertragen und empfangen werden, d. h. die erste Richtung oder die zweite Richtung, das Schreibadresseninitialisierungssignal WR und das Leseadresseninitialisierungssignal RR werden von einer Steuerschaltung 25 angelegt. Wenn das Schaltsignal EN 1/EN 2 hoch ist, wird der Dateneingang DI 1 in die erste Richtung in den elastischen Speicherabschnitt 1 durch den Eingangs-/Ausgangs- Anschluß 23 und die Gruppe von logischen Schaltungen 13 eingegeben; und der Datenausgang DO 1 in die erste Richtung wird von dem elastischen Speicherabschnitt 1 durch die Gruppe von logischen Schaltungen 14 und den Eingangs-/Ausgangs-Anschluß 24 ausgegeben, ähnlich wie bei der in Fig. 2 gezeigten Schaltung. Wenn andererseits das Schaltsignal EN 1/EN 2 niedrig ist, wird der Dateneingang DI 2 in die zweite Richtung in den elastischen Speicherabschnitt 1 durch den Eingangs-/Ausgangs-Anschluß 24 und die Gruppe von logischen Schaltungen 13 eingegeben; und der Datenausgang DO 2 in die zweite Richtung wird von dem elastischen Speicherabschnitt 1 durch die Gruppe von logischen Schaltungen 14 und den Eingangs-/Ausgangs-Anschluß 23 ausgegeben. Genauer gesagt, eine zeitaufteilende Benutzung des elastischen Speicherabschnittes 1 und das Vorsehen von Eingangs-/Ausgangs-Anschlüssen 23 und 24 kann den gleichen Effekt bewirken wie die in Fig. 2 gezeigte Ausführungsform, so daß ein Einchiphalbleiter mit dem elastischen Speicherabschnitt 1 zusammen mit einem Steuerabschnitt wie die Steuerschaltung 25 effektiv gebildet ist.

Fig. 4 ist ein schematisches Blockdiagramm einer noch anderen erfindungsgemäßen Ausführungsform. Eine in Fig. 4 gezeigte Schaltung ist die gleiche wie die in Fig. 2 gezeigte Schaltung mit Ausnahme des folgenden. Genauer gesagt, in einer Gruppe von logischen Schaltungen 26 ist ein UND-Gatter 28 zwischen den Eingangsanschluß 12 und einen Steueranschluß der logischen Gatterschaltung 20 geschaltet; und ein UND-Gatter 29 ist zwischen den Invertierer 22 und einen Steueranschluß der logischen Gatterschaltung 21 geschaltet. Die UND-Gatter 28 und 29 haben andere Eingangsanschlüsse mit einem Eingangsanschluß 27 für das Chipauswahlsignal entsprechend verbunden. Somit werden die UND-Gatter 28 und 29 durch ein Chip-Auswahlsignal CS geöffnet oder geschlossen, welches an den Eingangsanschluß 27 für das Chip-Auswahlsignal angelegt ist, so daß eine verdrahtete ODER-Verknüpfung erzielt wird durch die steuernde Anwendung eines Schaltsignales an die logischen Gatterschaltungen 20 und 21.

Claims (6)

1. Doppelseitig gerichtete elastische Speicherschaltung mit
einem elastischen Speicherabschnitt (1) mit einem
Datenschreibanschluß und einem Datenleseanschluß,
einem ersten Eingangsanschluß (8), der einen Dateneingang in einer ersten Richtung empfängt, und
einem ersten Ausgangsanschluß (9), der einen Datenausgang in die erste Richtung abgibt,
gekennzeichnet durch
einen zweiten Eingangsanschluß (10), der einen Dateneingang in einer zweiten, entgegengesetzt zur ersten, Richtung empfängt,
einen zweiten Ausgangsanschluß (11), der einen Datenausgang in der zweiten Richtung abgibt,
eine erste Schalteinrichtung (13) zum Auswählen entweder des ersten Eingangsanschlusses (8) oder des zweiten Eingangsanschlusses (10) und zum Verbinden des ausgewählten Anschlusses mit dem Datenschreibanschluß des elastischen Speicherabschnittes (1),
eine zweite Schalteinrichtung (14) zum Auswählen entweder des ersten Ausgangsanschlusses (9) oder des zweiten Ausgangsanschlusses (11) und zum Verbinden des ausgewählten Anschlusses mit dem Datenleseanschluß des elastischen Speicherabschnittes (1)
und eine Steuereinrichtung (12, 25) zum simultanen Treiben der ersten Schalteinrichtung (13) und der zweiten Schalteinrichtung (14) derart, daß der erste Eingangsanschluß (8) und der erste Ausgangsanschluß (9) gleichzeitig ausgewählt werden können oder daß der zweite Eingangsanschluß (10) und der zweite Ausgangsanschluß (12) gleichzeitig ausgewählt werden können.

2. Doppelseitig gerichtete elastische Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die erste Schalteinrichtung (13) eine erste logische Gattereinrichtung (15, 16), die zwischen dem ersten Eingangsanschluß (8) und dem Datenschreibanschluß geschaltet ist, und
eine zweite logische Gattereinrichtung (17, 18), die zwischen dem zweiten Eingangsanschluß (10) und dem Datenschreibanschluß geschaltet ist, aufweist,
daß die zweite Schalteinrichtung (14) eine dritte logische Gattereinrichtung (20), die zwischen dem ersten Ausgangsanschluß (9) und dem Datenleseanschluß geschaltet ist, und
eine vierte logische Gattereinrichtung (21), die zwischen dem zweiten Ausgangsanschluß (11) und dem Datenleseanschluß geschaltet ist, aufweist und
daß die Steuereinrichtung (12, 25) ein Steuersignal erzeugt zum Freigeben des ersten und dritten logischen Gatters (15, 16, 17, 18), wenn Daten in die erste Richtung übertragen und empfangen werden, und zum Freigeben des zweiten und vierten logischen Gatters (20, 21), wenn Daten in die zweite Richtung übertragen und empfangen werden.

3. Doppelseitig gerichtete elastische Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Eingangsanschluß (8) und der zweite Ausgangsanschluß (11) miteinander gekoppelt sind zum Bilden eines ersten Eingangs-/Ausgangs-Anschlusses (23) und daß der erste Ausgangsanschluß (9) und der zweite Eingangsanschluß (10) miteinander gekoppelt sind zum Bilden eines zweiten Eingangs-/Ausgangs-Anschlusses (24).

4. Doppelseitig gerichtete elastische Speicherschaltung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine Einrichtung (2) zum Anlegen eines ersten Signales zum Initialisieren der Schreibadresse des elastischen Speicherabschnittes (1) und eine Einrichtung (3) zum Anlegen eines zweiten Signales zum Initialisieren der Leseadresse des elastischen Speicherabschnittes (1).

5. Doppelseitig gerichtete elastische Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß das erste und zweite Signal von der Steuereinrichtung (25) an dem elastischen Speicherabschnitt (1) angelegt werden.

6. Doppelseitig gerichtete elastische Speicherschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweite Schalteinrichtung (14) eine logische Schaltung aufweist, die auf ein extern angelegtes Chipauswahlsignal reagiert zum Durchführen einer verdrahteten ODER-Verknüpfung.