DE2013233A1 - - Google Patents

Description

München, den 19. 3. 197ο

Mein Zeichen: P 913

Anmelder: HONEYWELL INC.

27ol Fourth Avenue South Minneapolis, Minnesota, USA

Elektronischer Speicher

Die Erfindung betrifft elektronische Speichereinrichtungen, insbesondere Speicherelemente (Zellen) mit direktem Zugriff, die Transistoren, vorzugsweise Feldeffekttransistoren enthalten. .

Bisher wurden als Hauptspeicherelemente in den meisten Speichersystemen Magnetkerne mit den dazugehörigen Treibern und Verstärkern verwendet. In einem solchen System wurden X-Treiber und Y-Treiber verwendet, um bestimmte Kerne auszuwählen. Zum Einschreiben bzw. Auslesen wurden Einschreib-Treiber und Leseverstärker verwendet. Mit der Einführung von miniaturisierten integrierten Schaltungen richtete sich jedoch die Aufmerksamkeit auf die Herstellung von Speichersystemen, bei denen anstelle von diskreten Kernspeichern eine integrierte Schaltungstechnik verwendet wird. Einige Vorteile der anstelle der Kernspeicher verwendeten integrierten Schaltungstechnik sind: eine höhere Betriebsgeschwindigkeit, ein niedrigerer Leistungsverbrauch, eine geringere Empfindlichkeit gegen Temperaturschwankungen und geringere Kosten. ftO 9840/21 U

Mit den "bisherigen Speicherzellen integrierter Schaltungen hat man die erwähnten Vorteile nur begrenzt erreicht. Insbesondere erfordern die bekannten elektronischen Speicherzellen eine beträchtliche Anzahl von Transistoren pro Zelle; den Kosten und den Größenabmessungen war deshalb bisher nach unten eine Grenze gesetzt. Ferner erfordern die bekannten Speicherzellen eine relativ große Anzahl äußerer Verbindungen.

Der vorliegenden Erfindung liegt deshalb die Aufgabe zugrunde, ein transistorisiertes Speicherelement anzugeben, das in integrierter Schaltungstechnik hergestellt ist und nur drei Transistoren in einer Grundzelle enthält. Ferner soll ein solches Speicherelement eine zerstörungsfreie Auslesung·zulassen und mit einem relativ niedrigen Leistungspegel arbeiten sowie billig herstellbar sein.

Um die zuvor erwähnten Vorteile zu erzielen, ist es ferner erforderlich, daß das der Erfindung zugrundeliegende Speicherelement eine minimale Anzahl an Transistoren enthält, vorzugsmeise MOS-Feldeffekttransistoren.

Die erfindungsgemäße elektronische Speichereinrichtung ist dadurch gekennzeidnet, daß sie mit zwei Bit-Leitungen und mindestens einer Auswahlleitung verbindbar ist und ferner während eines Ausleseintervalls mit einem Leseverstärker und während eines Einschreibintervalls mit einem Einschreib-Treiber verbindbar ist, daß sie einen ersten, zweiten und dritten Transistor enthält, von denen jeder eine erste, zweite und dritte Elektrode aufweist, daß der Verbindung zweier Elektroden verschiedener Transistoren eine binäre Information in Form einer elektrischen Ladung speicherbar ist, daß die Speicherschaltung ein dem Ladungswert entsprechendes Lesesignal erzeugen kann und daß die gespeicherte Ladung gemäß der Speicherschaltung zugeführten Einschreibsignalen veränderbar ist.

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Die Aufgabe der vorliegenden Erfindung ist demnach durch eine Speicherzelle mit drei !Transistoren, vorzugsweise MOS-Feldeffekttransistoren oder Transistoren mit ähnlichen Eigenschaften wie diese,erfüllt. Eine solche Speicherzelle kann "beispielsweise so aufgebaut sein, daß die drain-Elektrode eines ersten Transistors und die ga"te-Elektrode eines zweiten Transistors mit einem Daten-Knoten gekoppelt sind, welcher infolge der entsprechenden Schaltkapazitäten der mit diesem Knoten verbundenen Kondensatoren in der Lage ist, eine Information zu speichern. Die Grundzelle enthält ferner einen dritten Transistor, der mit dem zweiten Transistor zwischen einem Bezig spotential und einer ersten Bit-Leitung in Serie geschaltet ist. Die source-Elektrode des ersten Transistors ist mit einer zweiten Bit-Leitung gekoppelt. Die gate-Elektroden des ersten und dritten Transistors sind mit einer äußeren Auswahlleitung gekoppelt. Wenn der Auswahlleitung ein Auswahlsignal zugeführt wird, kann in die Speicherzelle über die Bit-Leitungen eine Information eingeschrieben oder ausgelesen werden. Ein Drei-Pegel-Auswahlsignal betreibt die Speicherzelle in einer Weise, die später noch genauer erläutert wird. Durch das Drei-Pegel-Auswahlsignal ist es möglich, die Anzahl der Verbindungen mit äußeren Schaltungen auf ein Minimum zu begrenzen.

Die elektronische Speicherzelle kann zwei zusätzliche Transistoren enthalten, die zwischen die Bit-Leitungen geschaltet sind und mit einem Einschreib-/Auslese-Anschluß verbunden sind. Diese zweit zusätz-lichen Transistoren stabilisieren die an den Bit-Leitungen anliegenden Spannungen und verstärken das Ausgangs-Auslesesignal. Der Einsehreib-/Auslese-Anschluß ist mit einer äußeren Schaltungen gekoppelt, welche einen Leseverstärker zum Auslesen der in der Speicherzelle gespeicherten Information sowie einen Einschreib-Treiber zum Einschreiben einer Information in die Zelle enthält.. ' :&;:.-

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Nachfolgend wird die Erfindung anhand der Zeichnungen beschrieben.

Es zeigen:

Fig. 1 eine Schaltung einer Ausführungsform der erfindungsgemäßen Speicherzelle;

Fig. 2 eine Zusatzschaltung für die in Fig. 1 dargestellte Speicherzelle;

Fig. 3 ein Zeitdiagramm, das den Betriebsablauf in der in Fig. 1 dargestellten Speicherzelle darstellt;

Fig. 4 ein Blockschaltbild einer Anordnung von Speicherzellen gemäß Fig. 1 und zusätzlicher Schaltungen, die mit den Speicherzellen verbunden sind.

Die in Fig. 1 dargestellte Speicherzelle ist mit p-channel MOS-Feldeffekttransistoren aufgebaut. Diese Transistoren können auf folgende Weise hergestellt werden,

Zwei p-Bereiche werden in einem n-Silizium-Substrat durch einen Diffusionsprozess eingeführt. Die zwei p-Bereiche werden dann mit Hilfe einer gate-Elektrode aus Metall überbrückt, die von dem Substrat durch einen Siliziumoxidfilm isoliert ist, welcher sich auf der Oberfläche des Substrates ausgebildet hat. Von jedem p-Bereich wird ein Leitungs-Anschluß herausgeführt, der eine Leitungs-Anschluß ist dann die drain-Elektrode und der andere Leitungs-Anschluß ist die source-Elektrode. Der übrige Anschluß, der mit der gate-Elektrode aus Metall verbunden wird, bildet dann die gate-Elektrode des ganzen Transistors.

Die Eigenschaften eines solchen p-channel^-TransistoiPs werden im wesentlichen dadurch bestimmt, daß die Impedanz zwi-

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sehen der drain-Elektrode und der source-Elektrode durch die Spannung zwischen der gate-Elektrode und einer der beiden anderen Elektroden gesteuert werden kann. Die Spannung, mit der die gate-Elektrode beaufschlagt wird, bestimmt daher die Höhe des Stromes, der zwischen der drain-Elektrode und der source-Elektrode fließt, wenn zwischen der drain-Elektrode und der source-Elektrode eine feste Spannung liegt. Wenn die source-Elektrode beispielsweise an Masse liegt und die ,drain-Elektrode mit einer negativen Spannung beaufschlagt ist, so fließt zwischen der drain-Elektrode und der source-Elektrode ein Strom, wenn die gate-Spannung einen negativen Grenzwert überschreitet, der normalerweise als Schwellspannungtezeich- | net und üblicherweise durch das Symbol Vm wiedergegeben wird. Ein typischer Wert von V™ liegt zwischen drei und vier YoIt-. Solch ein p-channel-Transistor, der in der oben beschriebenen Weise arbeitet, wird als MOS-Feldeffekttransistor bezeichnet. In den Erfindungsbereich soll auch die Verwendung von depletion-type-Transistoren fallen, die dadurch gekennzeichnet sind, daß die Stromleitung aufhört, wenn die gatesou rce-Spannung einen Schwellwert V„, überschreitet.

Fig. 1 zeigt eine bevorzugte Ausführungsform einer einzelnen Speicherzelle, die gemäß der vorliegenden Erfindung ausgebildet ist und MOS-Feldeffekttransistoren 12, 14 und 16 , enthält. Die gate-Elektroden der Transistoren 12 und 16 sind mit einer Auswahlleitung 18 verbunden; die source-Elektrode des Transistors 12 ist mit einer Bit-Leitung 20, die sonrce-Elektrode des Transistors 14 mit Masse und die source-Elektrode des Transistors 16 mit der drain-Elektrode des Transistors 14 verbunden· Die drain-Elektrode des Transistors 16 ist mit einer Bit-Leitung 22 verbunden; die drmin-Elektrode des Transistors 12 und die gate-Elektrode des Transistors 14 sind mit einem Datenknoten 11 verbunden.

Die aus den drei Transistoren bestehende Schaltung speichert

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eine Information in Form des an dem Kondensator 10 liegenden Potentials. Dieses Potential liegt - mit anderen Worten gesagt - an dem Datenknoten 11. Tatsächlich, ist der Kondensator 10 in den meisten Anwendungsfällen körperlich gar nicht vorhanden, da die inneren Kapazitäten der dem Datenknoten 11 verbundenen Transistoren zum Speichern der Information ausreichen. Die Information kann in der Knotenkapazität der source-Verbindung des Transistors 12 bzw. der gate-Verbindung des Transistors 14 gespeichert werden. Bei einer integrierten Schaltung ist kein separater Kondensator 10 vorgesehen.

Die Fig. 1 zeigt ferner zwei Transistoren 24 und 26, die zwischen die Bit-Leitungen 20 und 22 geschaltet sind. Die gate-Elektrode des Transistors 24 ist mit der Bit-Leitung 22 und die gate-Leitung des Transistors 26 ist mit dem Steuer-Anschluß 30 verbunden. Die drain-Elektrode des Transistors 24 ist mit der Bit-Leitung 20 verbunden. Die source-Elektroden der Transistoren 24 und 26 sind mit dem Steuer-Anschluß 28 verbunden. Die drain-Elektrode des Transistors 26 ist mit der Bit-Leitung 22 verbunden und die Bit-Leitung 20 ist mit dem Einschreib-/Auslese-Anschluß 36 verbunden.

Obwohl die in Fig. 1 dargestellte Speicherzelle normalerweise in einer Schaltungsanordnung Verwendung findet, wie sie in Fig. 4 dargestellt ist, kann ihre Funktion anhand der Figuren 1 bis 3 erklärt werden. Die Fig. 3 ist ein Zeitdiagramm, das außerhalb der Speicherzelle erzeugte Operationsspannungen wiedergibt, die der Speicherzelle während eines Auslese-Erholungs-Einschreib-Zyklusses zugeführt werden. Die Spannung ν_χ wird der Auswahlleitung 18 zugeführt; die Spannung V_Q wird dem Steueranschluß 28 und die Spannung V-rj dem Steueranschluß 30 zugeführt. Außerdem ist der Einschreib-/Auslese-Anschluß 36 mit einem Leseverstärker 40 und einem Einschreib-Treiber 44 verbunden, die beide herkömmlicher Art sein können. Eine separate Steuereinheit

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steuert, den Einschreib-Treiber derart, daß dieser nur während des Einsehreib—Prozesses in Betrieb ist. Die separate Steuereinheit betätigt ebenfalls den Leseverstärker derart, daß dieser nur während des Auslese-Prozesses in Betrieb ist.

Es soll nunmehr Bezug genommen werden auf die Figuren 1 bis 3. In dem Zeitabschnitt Üq bis t.., befindet sich die Speicherzelle im Bereitschaftszustand. In diesem Zeitabschnitt sind die an den Bit-Leitungen 20 und 22 anliegenden Spannungen stabilisiert, ohne daß sie die Speicherung einer Information bewirken. Wie bereits vorher ausgeführt wurde, bestimmt das an dem Knoten 11 anliegende Potential den binären Informa- | tionszustand. Bei der in Pig. 1 dargestellten Speicherzelle representiert eine Spannung an dem Knoten 11, die geringer als die Schwellspannung des Transistors 14 ist, eine FÜLL, während eine Spannung an dem Knoten, die größer als die Schwellspannung des erwähnten Transistors ist, eine EIHS representiert. Eine Spannung von -2 Volt an dem Knoten 11 representiert in dem angeführten Beispiel eine NULL, wogegen eine Spannung von -12 Volt eine EINS representiert.

Während des Zeitabschnittes t_Q Üis t.. entspricht die Spannung ν_χ an der Auswahlleitung 18 dem Massepotential«, Die SpLannung V_n an dem Steueranschluß 28 ist -13 Volt und die Spannung

^υ λ

V-T, an dem Steueranschluß 30 ist -20 Volt. Außerdem beauf- f

schlagt der Einschreib-Treiber den Anschluß 36 mit der Spannung V· -17 Volt. Bei diesen Spannungen ist der Transistor 26 leitend, wodurch an der Bit-Leitung 22 eine Spannung von etwa -13 Volt liegt. Der Transistor 24 ist jedoch nicht leitend; die Spannung an der Bit-Leitung 20 liegt daher voraussetzungsgemäß bei Vg - 17 Volt. Unter dieser Bedingung stabilisieren die Transistoren 24 und 26 die Bit-Leitungsepannungen. Die Transistoren 12, 14 und 16 sind nicht leitend und die Spannung an dem Datenknoten 11 bleibt relativ

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unverändert gegewlher dem Wert, der ursprünglich eingeschrieben wurde.

Der Ausleseprozess "beginnt zum Zeitpunkt t.. und endet zum Zeitpunkt t~, In diesem Zeitabschnitt nimmt die Spannung Vy einen Wert zwischen V™ und 2 V_m an. Dieser Wert kann beispielsweise 0 YoIt sein· Die Spannung V-. fällt auf Kassepotential, wodurch der Transistor 26 ausgeschaltet wird. Die Spannung V„ bleibt bei -13 YoIt stehen. Wenn festgesetzt ist, daß die Speicherzelle eine binäre EINS enthält, so ist das Potential an dem Knoten 11 etwa -12 Volt. Die gate-Spannung des Transistors 12 ist nicht genügend negativ, um den Transistors 12 einzuschalten. Diese gate-Spannung, die auf der gate-Elektrode des Transistors 16 zugeführt ist, ist jedoch genügend negativ, um den Transistor 16 einzuschalten. Die negative Spannung an dem Knoten 11 macht auch den Transistor 14 leitend. Dadurch, daß die Transistoren 14 und 16 leiten, wird die Bit-Leitung 22 auf Massepotential entladen. Die Spannung V_c, welche bis zum Zeitpunkt t_g auf -13 Volt bleibt, hält den Transistor 24 nicht leitend, bis die Bit-Leitung 22 entladen ist. Zum Zeitpunkt t₂ fällt die Spannung V_c auf Masse, dabei liegen an der Bit-Leitung 22 etwa 0 Volt, der Transistor 24 bleibt geschlossen. Um eine EINS auszulesen, wird der Lese-Verstärker 40 aktiviert, indem dem Anschluß 42 in dem Zeitabschnitt t„ bis t, ein geeigneter Impuls zugeführt wird. Ein Lesestrom fließt nicht, da die Transistoren 12 und 24 geschlossen sind.

Die Tatsache, daß ein Lesestrom nicht fließt, ist laut Definition ein Zeichen dafür, daß eineEENS gespeichert ist. Es ist auch zu bemerken, daß dieser Ausleseprozeas zerstörungsfrei ist, da die Spannung an dem Knoten 11 stabil bleibt, selbst wenn die Transistoren 14 und 16 leitend sind.

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Wenn man festsetzt, daß eine HULL ausgelesen w- r&en soll, so sind folgende Bedingungen zu erfüllen· Wenn der Datenknoten 11 eine ITJLL speichert und daher nahes« ifessepotential, beispielsweise -2 YoIt hat, so kann das 6 YoIt betragende Spannungssignal Υ_χ, das der Auswahlleitung 18 zugeführt wird, den Transistor 12 während eines Bruchteiles des Zeitabschnittes leitend machen, bis die drain-gate-Spanmmg auf Y₁ fällt. Die geringe negative Spannung an dem Datenknoten 11 reicht jedoch nicht aus,, um den Transistor 14 leitend zu machen. Olme einen zu Masse führenden, durch den Transistor 14 gebildeten Leitungsweg wird der Transistors 16 nicht leitend und die Bit-Leitung 22 bleibt auf etwa -15 YoIt₀ Wenn | man die Wellenform von V« in Hg» 3 zum Zeitpunkt't„ .betrachtet, so erkennt man, daß die dem Steiaeranschl^ß 28^v zugeführte Spannung gegen Masse gelite Wenn die 22 eine Spannung von 13 YoIt führt und die des Transistors 24 auf Massepotential liegt-, so uird der Transistors 24 leitend und zieht von seiner - drain·=®! ektrode zu seiner auf Masse liegenden soui^ce«»⁵ Elektrode einen Lesestrome Wie bereits zuvor erwähnt wurde j, wird deie Leseverstärker dadurch aktiviert, ^S dem Anschluß 42 in dem. Zeitabschnitt zwischen t₉ und t^ ein Impuls zugeführt wird»' Wenn eine HILL ausgelesen wird₉ so wird dem Verstärker über die drain«»!! ekt ro de des Transistors 24 ein Strom zugeführt· Dieser "auegelesene¹¹ Strom ist laut Definition ein Zeichen dafür, daß eine MLL gespeichert war. AtA dieser Auslesevorgang ist zerstörungsfrei, da -"wenn die Leitung 18 eine Spannung von -6 YoIt hat - das Potential des Knotens 11 nicht negativer als -2 YoIt wird·

Da die Information in einer nicht idealen Kapazität gespeichert ist, wird sie mit einer "bestimmten Wiederholtegsrate erneuert. Die Wiederholungsrate ist bestimmt durchs den Leckstrom der tu Sps^iolittmg vorgespannten ds?®ia«giate« Diode des Sreneietora 12§ clea gat©«]j©ete/laerstand. des

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si3tors 14-j den Wsrt der Kapazität; und die zulässigen SpannringsSchwankungen. Dsaentsprechend tritt der Erneuerungszyklus, in dem sichergestellt wird, daß die Spannung an dem Knoten 11 genau 5er, "i/otana df: Spcicheraello wisdergpiogelt, während des Zeitabschnittes t~ bis t, auf. Wie bereits vorhin erwähnt wurde, repräsentiert in -lev dargestellten Schaltung eine Spannung, üie etwa dem Massepotentiai entspricht, eine NTJLL; eine Spanning, eic- größer als Y_n (-4 Veit) ist, repräsentiert eina EINS» Sparrrung ir, dem Bereich von -12 Volt definieren ein-i gut-e EIL'.-j, wählend Spannungen in dem Bereich τοπ -5 ^irclt ei rs-, schlechte- riJTS dr-f iaieren. In analoger ¹^isfl stellt eine Spannung vo:i --' Volt sine gute NULL dar, während eine Spannung von ~Z> Veit eina schlechte NULL repreeentiert* Es ist aer Zw^cli Ί-ί-ί ilr-nwuerungssyklus, eineu r>r,hlechter Tnfcrxationszv,star.:.; -?u interpretieren un-d den schlechten Infcrinationssustanc crurcb. einen guten Informationszustacd zu svthe ti ti. ie r er.. Das ist dadurch erreicht, daß can die Spannung V_v γ or --6 Yo 7 υ auf -20 Volt sutd Zeitpunkt t_r ä^deit. Ss s^i riif' ve n-.usi.[--h3ti: ·-, daß die Kapazität 10 eine EINS ppeiohfrr.. er"" , obc: wir fuf -i: VoI"': aufgelaä^^ ist. Wenn die Spannung an de- eate-Elektrode des Transistors 12 auf -20 Volt steigt,, so wird der Transistors 12 leitend, wodurch die opa.i.uim^: ^m ü^e Knoxen T· der Spatin-.rag der Bit-Leitung 20 s\n.e<·,·«;] ichor. vird* An die Ei.t-Leitung 20 gibt der Treiber 44 -17 Volt ab, wie man au3 Pig. 3 ersehen kann. Die Kapazität 10 croeicbert dann eine gute EINS.

Wenn andererseits die Spannvrg ?_n dein Knoten 11 ähe während des Erneuerungsintervalles gespeicherte NULL identifiziert, wobei die Bit-Leitung 20 infolge des leitenden Transistors 24 etwa auf Massepotential liegt, so wird der Transistors 12 leitend und bewirkt, daß die Spannung ar- dt,a Kondensator IG nahezu Massepoter.ticl is+_t Diese Spannung reprenentiert sine gute FÜLL.

0 Γ 3 9 ', 0 / 2 H 4

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Vom Zeitpunkt t. bis zum Zeitpunkt t,- erfolgt das Ein- ^: -1.^ schreiben einer Information. In diesem Zeitabschnitt bleibt die an die Auswahl-Leitung 18 angelegte Spannung Τ_χ etwa -20 YoIt; die Spannung Y₀ bleibt etwa Massepotential. Die Spannung V«, die an der gate-Elektrode des Transistors 26 anliegt, steigt auf -20 YoIt, während der Einsehreib-Treiber 44 dem Einschreib~/Auslese~Ansehluß 36 eine Spannung zuführt, welche davon abhängt, ob es gewünscht ist, eine EIUS oder eine MJlL einzuschreiben« Das Einschreiben einer UULL örfolgt dann, wenn dem Einschreib-ZAuslese-Anschluß 36 Massepotential zugeführt wird. Dagegen wird eine EINS eingeschrieben, wenn dem Anschluß 36 eine Spannung ([

Ton -20 YoIt zugeführt wird. Wenn der Anschluß 28 auf Masse— potential liegt und der Steueranschluß 30 -20 YoIt hat, so wird der Transistors 26 für einen kurzen Augenblick leitend, bis die Leitung 22 auf Massepotential entladen ist. Dabei wird der Transistor 24 ausgeschaltet. Wenn die Bit-Leitung 22 nahezu auf Massepotential liegt, so sind die Transistoren 14 und 16 im wesentlichen nicht leitend.

Der Einschreib-Treiber 44 hat einen EIlJS-Eingang 43» der aktiviert wird, wenn eine EINS in die Speicherzelle eingeschrieben werden soll. 3?erner hat der Einschreib-Treiber einen NULL-Ein-gang 45, der aktiviert wird, wenn eine NULL in die Speicherzelle eingeschrieben werden soll. Wenn der ' Eingang 43 ausgewählt wird, so beaufschlagt der Einschreib-Treiber 44 während des Einschreib-Intervalles den Anschluß 36 mit 17 Volt, wobei der Knoten 11 über den leitenden Transistor 12 auf eine negative Spannung aufgeladen wird, die eine gespeicherte EINS representiert(beispielsweise -15 Volt). Wenn der Eingang 45 ausgewählt wird, so beaufschlagt der Einschreib-Treiber 44 den Anschluß 36 mit 0 Voltj dabei wird der Knoten 11 wiederum über den Transistor 12 auf im wesmntlichen Massepotential aufgeladen, das eine eingespeicherte NULL repräsentiert.

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Die in Pig. 1 dargestellte Speicherzelle kann im wesentlichen aus zwei Transistoren 14 und 16 bestehend angesehen werden, die in einer UHD-Schaltung angeordnet sind· Der Speicherknoten 11 stellt den einen Eingang für diese MD-Schaltung dar und die Auswahl-Leitung 18 bildet den anderen Eingang. Wenn die Auswahl-Leitung negativ ist - das ist beispielsweise während des Auslesevorganges und während des Erneuerungsprozesses der Pail - , so kann der Transistor 16 leitend werden. Er wird jedoch nur dann leitend, wenn gleichzeitig der Speicherknoten 11 auf einem negativen Potential liegt, das einer EINS entspricht und wenn der Transistor 14 leitend ist. Wenn sowohl der Transistor 14 und der Transistor 16 leitend sind, so entladen sie die Bit-Leitung 22 auf Massepotential(der Transistor 26 lädt die Bit-Leitung 22 wieder während jedes Bit-Leitungs-Ladeintervalls auf eine negative Spannung auf).

Der Transistor 24 tastet die Spannung auf der Bit-Leitung 22 mit seinem gate ab. Wenn eine NULL gespeichert ist und demnach die Transistoren 14 und 16 nicht leitend sind, wodurch die Bit-Leitung 22 ein negatives Potential hat, so leitet der Transistor 24 während eines Auslesevorganges und^zieht einen Lesestrom. Der umgekehrte Fall tritt während des Auslesens einer gespeicherten EINS auf. Während eines Erneuerungsvorganges ist der Transistor 24 leitend, wenn eine WULL gespeichert ist. Dadurch, daß der Transistor 24 leitend ist, wird die Bit-Leitung 20 entladen; dabei entlädt sich der Knoten 11 auf ein Potential, das nahezu Massepotential ist und eine gespeicherte NULL representiert. Der Transistor 24 spricht nicht während des Ladeintervalles der Bit-Leitung auf die Spannung der Bit-Leitung 22 an, da eine negative Steuerspannung den Transistor nicht leitend macht. Dadurch ist es möglich, daß die zweite Bit-Leitung eine negative Spannung annimmt.

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Wahrend des Einschreib-Yorganges werden die Transistoren 14 "und 16 sowie die Transistören 24 und 26 nicht "benutzt, ausgenommen, daß den (Transistor 26 eine Steuerspannung zugeführt wird, die das Leitendwerden der Transistoren 14 und 16 verhindert.

Der Transistor 12 spricht während der Einschreib- und Erneuerungsphase auf die Spannung der Bit-Leitung 20 und auf die Spannung der Auswahl-Leitung an. In diesem Pail bewirkt die Auswahl-Spannung, daß der Transistor 12 während der beiden Phasen leitend ist, wodurch die Bit-Leitung 20 mit dem Speicherknoten 11 verbunden ist. Die zu dem Knoten gehörende Ij Kapazität wird gemäß der Spannung an der Bit-Leitung 20 aufgeladen? diese Spannung entspricht wiederum dem zu speichernden Binärwert,

Die Speicherzelle arbeitet mit einer Steuerauswahlspannung, welche drei Werte annehmen kann. Während eines Bit-Leitungs-Ladeintervalles hat die Auswählspannung einen Wert der - wie in der Zeichnung dargestellt - gleich dem Massepotential ist. Dieser Spannungswert hält die drei Transistoren in der G-rundzelle nicht leitend. Während der Einschreib- und Srneuerungsphasen hat die Auswahlspannung einen relativ großen negativen Wert, auf den die Transistoren 12 und 16 in der Weise anspre- ä chen, daß sie leitend werden. Während der Auslesephase hat die Auswahlspannung einen Wert, der zwischen den anderen Werten liegt und ausreicht, um den Transistor 16 leitend zu machen, der jedoch nicht ausreicht, um äen Transistor 12 leitend zu halten.

Die drei Transistoren 12, 14 ~an& 16, welche die Grundzelle bilden, können alternativ zu der dargestellten Schaltung bo angeordnet werden, daß die Transistoren 14 und 16 im wesentlichen ausgetauscht sind. Das bedeutet, daß die örund- 2eile alt de» Transistor 12 in der gezeigten Weise aufgebaut

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werden kann, wobei die drain-Elektrode des Transistors 12 mit dem Knoten 11, die gate-Elektrode des Transistors 14 mit der Auswahl-Leitung 18 und die gate-Elektrode des !Transistors 16 mit dem Knoten 11 verbunden ist. Die sotirce-drain-Streeken der Transistoren 14 und 16 sind nach wie vor in Serie zwischen Masse und der Bit-Leitung 22 geschaltet, wie es die ]?ig. 1 zeigt. Die beschriebene Alternative Schaltanordnung der Speicherzelle arbeitet in der gleichen Weise wie die in Pig. 1 gezeigte Speicherzelle·

Pig. 2 zeigt drei Transistoren 52, 46 und 48, die zu der in Fig. 1 dargestellten Speicherzelle hinzugefügt werden können, um den Leseverstärker 40 und den Einschreib-Treiber 44 voneinander sowie von dem Einschreib-/Auslese-Anschluß 36 zu trennen, mit der Ausnahme, daß der Verstärker des Treibers nicht in Betrieb ist. Insbesondere wird die drain-Elektrode des Transistors 32 mit dem Anschluß 36 verbunden und die source-Elektrode wird mit den drain-Elektroden der Transistoren 46 und. 48 verbunden. Die source-Elektrode des Transistors 46 wird mit dem Verstärker 40 verbunden und der Treiber 44 wird mit der source-Elektrode des Transistors 48 verbunden«

Ein der gate-Elektrode 33 des Transistors 32 zugeführtes ne~ gatives Signal bewirkt, daß der Transistor eingeschaltet wird und einen Signalweg zVischen dem Einschreib-ZAuslese-Anschluß 36 und den-drain-Elektroden der Transistoren 46 und 48 bildet. Ein während dieser Zeit der gate-Elektrode 34 des Transistors 46 zugeführtes negatives Signal verbindet den Leseverstärker mit dem Anschluß 36 für den Aueleeeprozess· Während der Einsehreib-Phase wird dagegen der gate-Elektrode 38 des Transistors 48 ein negatives Signal zugeführt, wodurch der Einschreib-Treiber 44 mit dem Anschluß 36 verbunden \d.rd. Wenn der Transistor 46 jedoch nicht leitend iet, so ist der Verstärker 40 von dem Rest der Schaltung isoliert.

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Wenn der Transistor 48 nicht leitend ist, so ist der Treiber 44 isoliert. Der Transistor 32 arbeitet, wenn die Zelle in einer (Jesamtanordnung vieler Zellen eingebaut ist, wie sie unten noch unter Bezugnahme auf Pig. 4 näher beschrieben wird. -

Die Pig. 4 zeigt die Terwendung der in Pig. 1 dargestellten Speicherzelle in einer Mirixanordnung mit ähnlichen Speicherzellen. Jede Speicherzelle ist .als Block mit der Bezugszahl 50 dargestellt. Jede Zelle 50 ist eine G-rundzeile gemäß Pig. 1, die aus den drei Transistoren 12, 14 und 16 gebildet ist. Die zwei Transistoren 24 und 26 in Pig. 1 sind in der in Pig. 4 dargestellten Anordnung als einzelne Bit-Lesesehaltung 76 wiedergegeben, die mit sämtlichen Zellen 50 einer Spalte der Matrix verbunden ist. Die Matrix enthält auch X-Auswahlschaltungen 58, X-Auswahlschaltungen 70, einen Leseverstärker 80, einen Einschreib-Treiber 82 und innere Bit-Leseschaltungen 76. Bei der Aktivierung einer X-Auswahlschaltung, wird die horizontale Reihe von Zellen ausgewählt, die mit der X-Auswahlschaltung verbunden ist. Bei der Aktivierung einer Y-Auswahlschaltung wird die entsprechende vertikale Spalte von Zellen ausgewählt. Die interne Bit-Leseschaltung 76 arbeitet analog zu der aus den Transistoren 24 und 26 gebildeten Schaltung, die in Pig. 1 dargestellt ist.

Jede dargestellte X-Auswäa !schaltung 58, welche ein verschiedenes Paar von Auswahlsignalen XA und XB empfängt, enthält MOS-Transistoren 62, 64 und 66. Die source-Elektroden der Transistoren 64 und 66 sind gemeinsam mit einem Massepotential verbunden. Die drain-Elektroden der Transistoren 64 und 66 sind gemeinsam mit der source-Elektrode des Transistors 62 verbunden. Die gate-Elektroden der Transistoren 64 "und 66 sind mit den Eingangs-AnsehlÜssen 69 bzw. 71 der Anordnung verbunden. Die gate-Elektrode

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des Transistors 62 liegt an einer Spannung, die mit V^ (-20 YoIt beispielsweise), die drain-Elektrode des Transistors 62 liegt an dem Drei-Pegel-Eingang 65♦ Das Ausgangssignal der Z-Au s wahl schaltung 58f, das von den drain-Elektroden der Transistoren 64 und 66 kommt, wird der X-Auswahl~ Leitung 56 zugeführt. Die Eingangsklemme 65 wird mit einem Drei-Pegel-Signal "beaufschlagt, welches zur Steuerung der Lese-Erneuerungs-Einsehreib-Polge beiträgt·

Die Eingangs-Anschlüsse 69 und 71 dienen zur logischen Auswahl einer der X-Auswahlschaltungen in der Matrix. Pur die in Pig, 4 schematisch im Detail dargestellte X-Auswahlschaltung sind diese Eingangs-Anschlüsse mit XAO und XBO bezeichnet. Wenn beide Anschlüsse XAO und XBO auf Massepotential liegen, so sind die Transistoren 64 und 66 nicht leitend. Wenn eine negative Spannung an der gate-Elektrode des Transistors 62 liegt, ist der Transistor 62 leitend und das dem Drei-Pegel-Eingang 65 zugeführte Potential wird der X-Auswahl-Leitung 56 zugeführt. Bei diesem Vorgang wird die obere horizontale Reihe von Speicherzellen ausgewählt. Eine Zelle in dieser Reihe wird dann in Betrieb gesetzt, wenn die entsprechende Y-Auswahlschaltung aktiviert wird.

Die Pig. 4 zeigt ebenfalls eine !-Auswahlschaltung 70, die aus den Transistoren 72 und 74 aufgebaut ist. Diese zwei Transistoren sind in Serie geschaltet, wobei-die source-Elektrode des Transistors 72 mit der drain-Elektrode des Transistors 74 verbunden ist. Die gate-Elektroden der Transistoren 72 und 74 sind mit logischen Bingangsanschlüsen 74» 83 verbunden. Die drain-Elektrode des Transistors 72 verbindet die Bit-Leitung 52 und die source-Elektrode des Transistors 74 mit der Einschreib-Leitung 78. Die Eingänge der in Pig. 4 schematisch im Detail dargestellten Y-Auswahlsohaltung sind mit YAO und YBO bezeichnet. Wenn die beiden Eingänge YAO und YBO ein Potential von -20 Volt haben, so sind die Transistoren 72 und 74 leitend. Diese verbinden dadurch

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die Bit-Leitung 52 mit der Einsehreib-Leitung 7^« Dabei wird nur die linke Tertikaie Spalte von Zellen ausgewählt« Wenn die Eingänge XAO und XBO mit Signalen "beaufschlagt werden, so ist nur die oberste Zelle in der Spalte in Betrieb» Auf ähnliche Weise wird durch verschiedene andere logische Eingangssignale an den Anschlüssen 73* 83 und 69» 71 eine der ^v sechzehn Speicherzellen ausgewählt , 4ie-. in lig* 4 gezeigt

Me interne Bit-Leseschaltung 76 enthält [transistoren 75 und 77j) die in der gleichen Weise miteinander verbunden sind,. wie die !Transistoren 24 und 26 in lig, 1 · Den Anschlüssen 79 vtna 81 werden Steuerspannungen zugeführt, die ähnlich . den Spannungen Y₀ und V₀ in lig* 1 sind. Der Zweck der internen Bit-Lesesehaltung 76nist, den Lesestrom während einer Aus,-lesephase zu verstärken und d.en InformationsgeHalt der Bit-Leitungen vor dem Ausleseprozess au^^ stabilisier en» '-

Während des Zeitabschnittes t_Q bis t. (Pig* 3) ist die Spannung V_c -13 Volt und die Spannung 1-q -20 Volt. Auf die Mg. angewendet, bedeutet das, daß der Anschluß 79 ein Potential von -13 Volt und der Anschluß 81 ein Potential von «*»2Ö Volt hat· Dadurch wird der Transistor-77 zeitweise leitend« Bei diesem Vorgang werden die Spannungen der Bit-Leitungen 52^ und 54 auf -17 Volt bzw· -13 Volt stabilisiert« Während des | nachfolgenden Auslesevorganges bleibt die Bit-Leitung 54 auf einem Potential von -13- Volt, wenn die Zelle eine.HULL speichert. Der Transistor 75» die Transistoren 72 und 74 und die Binschreib-Leitungen 78 bilden einen Strömweg und der Leseverstärker 80 zeigt einen Lesestrom an, wenn er angesteuert ist.

Mir den Einschreib-Vorgang wird der Einschreib-Treiber 82 ausgewählt und der Bit-Leitung 52 über.die Transistoren 72 und 74 entweder eine Spannung zugeführt _r die eine

BINS ο der eine KUHi reppeeentiert«' ■■' - ' -

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Wie bereits zuvor erwähnt wurde, wird während der Erneuerungs-Phase ein schlechter Informationszu3 tand durch einen guten Informationszustand ersetzt. Bei der in Pig. 4 dargestellten Ausfülirungsform tritt die Erneuerungsphase in jedem Speicfcersyl'liiii auf. dabei wird der Informationsgehalt einer einzelnen horizontalen Reihe von Zellen wieder erneuert. Während dieses Erneuerungsprozesses werden alle logischen Y-Eingange 73» S3 mit einem entsprechenden logischen X-Einga:ig (XAO und XBO beispielsweise) ausgewählt. Das dem Anschluß 65 angeführte Drei-Pegel-Eingangssignal nisrajt seinen negativsten Wert (-20 Volt) an, nachdem die !spannungen der Eit-Leitiir.gir 52 _% 54- stabilisiert sind. Wenn eine der Speicherzellen eine EIlTS speichert, liegt die Bit-Leitung 52 auf -1? Volt und die Bit-Leitung 54 auf Masse. Während der Erneuerungs-Phase bewirken die -17 Volt der Bitleitimg 52, daß die Zelle eine gute EIKS enthält. Wenn alie der Zeil er. sine WLIi speichert, liegt die Bit-Leitung im wesentlichen auf !Masse und die Bit-Leitung 54 hat ein Potential von -13 Volt. Zur Erneuerung einer FlTLL bewirkt das ftdsscpote&tial der Bit-Leitung 52, daß die "eile eiie gute STTI-L enthält*

In Pig. 4 kann der Leseverstärker 80 wie in Pig. 1 konventioneller Art sein und so ,arbeiten, daß er auf einen in der Einschreib-Leitung 78 fließenden Strom ansprioht. Der Einschreib-Treiber 82 kann ebenfalls konventioneller Art sein und arbeitet während eines Einsohreib-Zyklusses derart, daß er eine EIUS oder eine FJLL in eine ausgewählte Zelle einschreibt.

Aus der obigen Beschreibung geht hervor, daß die Speicherzelle mit einer minimalen Anzahl von Transistoren beetüokt iat. Die Zalle kann bei einam niedrigen Laistungspegel zerstörungsfrei ausgelesen werden. Die Verwendung eines Drei-Pegel-Eingangssignales reduziert die Anzahl der Anaohlüsse der Speicherzelle, ao daß die Fabrikation sehr einfaoh wird.

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Claims (1)

1. Patentansprüche

   "Xf Elektronische Speicherschaltung, dadurch gekennzeichnet·, daß sie mit zwei Bit-Leitungen (20,22) und mindestens einer Auswahlleitung (18) verbindbar ist und fer-· ner während eines Ausieseintervalles mit einem Leseverstärker (40) und während eines Einschreibint ervalles mit einem Einschreib-Treiber (44) verbindbar ist, daß sie einen ersten, zweiten und dritten Transistor (12,14,16) enthält, von denen jeder eine erste, zweite und dritte Elektrode aufweist, daß an der Verbindung zweier Elektroden verschiedener Transistoren (12,14) eine binäre Information in Form einer elektrischen Ladung speicher— bar ist, daß die Speicherschaltung ein dem Ladungswert entsprechendes Lesesignal erzeugen kann und daß die gespeicherte Ladung gemäß der Speicherschaltung zugeführten Einschreib-Signalen veränderbar ist.·

   2, Elektronische Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine erste Elektrode des ersten Transistors(12) eine innere Kapazität aufweist und mit einer zweiten Elektrode des zweiten Transistors (14) verbunden ist, welche ebenfalls eine innere Kapazität aufweist, wobei die Verbindung zwischen den beiden Transistoren (12,14) einen Speicherknoten (11) definiert, dessen Spannung sich in zwei Bereichen bewegt s, von denen jeder eine binäre Information r epr es en~ tiert·

   3· Elektronische Speicherschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste, zweite und dritte Tranaistor (12,14,16) Feldeffekt-Transistoren sind.

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   Elektronische Speicherschaltung nach Anspruch 2 oder 3» dadurch gekennzeichnet, daß die erste Elektrode des ersten "Transistors (12) mit der Auswahl-Leitung (18) verbunden ist, daß die zweite Elektrode des ersten Transistors (12) mit einer (20) der Bit-Leitungen (20,22) verbunden ist, daß die dritte Elektrode des ersten Transistors mit dem Speicherknoten (11) verbunden ist, daß die erste Elektrode des zwa ten Transistors (14) mit dem Speicherknoten (11) verbunden ist, daß die erste Elektrode des dritten Transistors (16) mit der Auswahl-Leitung (18) verbunden ist, und daß die dritten Elektroden des zweiten und dritten Transistors (14,16) so geschaltet sind, daß der zweite und dritte Transistor (14,16) zwischen einem allgemeinen Bezugspotential und der anderen (22) der beiden Bit-Leitungen (20,22) eine Serienschaltung bilden.

   Elektronische Speicherschaltung nach Anspruch 4» dadurch gekennzeichnet, daß ein vierter Transistor (24) mit einer ersten, zweiten und dritten Elektrode vorgesehen ist, daß die erste Elektrode des vierten Transistors mit einer (20) der Bit-Leitungen (20,22) verbunden ist, daß die zweite Elektrode des vierten Transistors (24) mit einem ersten Steueranschluß (28) verbunden ist und daß die dritte Elektrode des vierten Transistors (24) mit der anderen (22) der Bit-Leitungen (20, 22) verbunden ist, daß ein fünfter Transistor (26) mit einer ersten, zweiten und dritten.Elektrode vorgesehen ist, daß die erste Elektrode des fünften Transietors (26) mit einem zweiten Steueransohluß (30) verbunden ist, daß die zweite Elektrode des fünften Transistors (26) mit der zweiten Elektrode des vierten Transistora (24) verbunden ist und daß die dritte Elektrode dea fünften Transistors (26) mit der ersten Elektrode des vierten

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   !Transistors (24) verbunden ist und daß der -vierte und fünfte Transistor (24,26) so geschaltet sind, daß sie eine Verbindung zwischen den Bit-Leitungen (20,22) 'bilden und dadurch einerseits die Spannungen (20,22) auf den Bit-Leitungen stabilisieren und.andererseits Verstärker für einen Lesestrom darstellen.

   6. Elektronische Speicherschaltung nach Anspruch 5, dadurch gekennzeichnet ₉ daß ein sechster !Transistor (46) mit einer ersten, zweiten und dritten Elektrode vorgesehen ist, daß die erste Elektrode des sechsten Transi- J stors (46) mit einem Auslese-Anschluß (34) verbunden ist, ^ dem während des Atssleseintervalles ein Aktivierungssignal zugeführt wird, daß die zweite Elektrode des sechsten !Transistors (46) mit dem Leseverstärker (40) Verbunden ist, daß ein siebter Transistor (48) mit einer ersten, zweiten und dritten Elektrode vorgesehen ist ₉ daß die erste Elektrode das siebten Transistors (48) mit einem Einsehreib-Anschluß (38) verbunden ist, dem während des Einsßhrei'b-Int ervall s ein Aktivierungssignal zugeführt wird, daß die zweite Elektrode des siebten Transistors "(48) mit dem Einschreib-Treiber (44) verbunden ist und daß die dritten Elektroden des sechsten und siebten

   Transistors (46,48) gemeinsam mit der einen (20) der §

   Bit-Leitungen (20,22) verbunden sind* wobei der eechste und siebte Transistor (46,48) eine folgeweise Auswahl und Zuschaltung des Leseverstärkers (40) und dee Einschreib-Treibers (44) an die erwähnte Bit'-Leitung (20) ermöglichen.

   7. Elektronische Speicherschaltung nach Anspruch 6, dadurch gefcennseioJmet, daß-ein achter Tranaistor (32) mit einer ersten» zweiten und dritten Elektrode vorgesehen ist, daß die ©rste Elektrode dee achten Sran«

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   sistora (32) mit einem zwd ten Auswahl-Anschluß (33) verbunden ist und daß der achte Transistor (32) mit seiner zweiten und dritten Elektrode zwischen die erwähnte Bit-Leitung (20) "und die dritten Elektroden des sechsten und siebten !Bransistors (46,4-8) geschaltet ist.

   8. Elektronisches Speichersystem mit direktem Zugriff mit einer Vielzahl von Speieherschaltungen nach einem der Ansprüche 1 bis 7, die zu einer Matrix in Reihen und Spalten angeordnet sind und jeweils eine Binär-Information speichern, gekennzeichnet durch zwei Bit-Leitungen (52,54) für jede Spalte, die mit jeder Speicherschaltung (50) der Spalte verbunden sind, durch eine Auswahl-Leitung (56) für jede Reihe, die mit jeder Speicherschaltung (50) dar Reihe verbunden ist, durch eine Reihen-Auswahlschaltung (5S), die zur logischen Auswahl einer bestimmten B.eihe in der Matrix dient; durch eine interne Bit-Leseschaltung (76), die mit den Bit-Leitungen (52,54) verbunden ist und zur Stabilisierung dar Spannungen auf den Bit-Leitutiger. (52,51·) vor β ir. eh Auslese-Intervall sowie zur Verstärkung eines Strome3 in mindestens einer der Bit-Leitungen (52,54) während eines Auslese-Intervalles dient, und durch eine Spalten-Auswahlschaltung (70), die mit der internen Bit—Lesesehalt-qr.,? (76) verbunden ist und zur logischen Auswahl einer bestimmten Spalte in der Matrix sowie zur Herstellung einer Verbindung zwischen der internen Bit-Leseschaltung (76) und einer Einschreib-/AuBiese-Leitung (78) dient.

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   Alternativ-Anspruch 1 ·

   •Elektronische Speicherschaltung, dadurch gekennzeichnet, daß sie im wesentlichen aus einem ersten !Feldeffekt-Transistor-(12), einem zweiten !Feldeffekt-Transistor (14) _s einem dritten Feldeffekt-Transistor (16) _s einem yierten Feldeffekt-Transistor (24)_v einem fünften Feldeffekt-Transistor (26), einer ersten Leitung (20), einer zweiten Leitung (22) und einsr Kapazität-(10) Gesteht, daß die source-Elektrode des ersten Feldeffekttransistors (12) mit dem einen Ende der einen Leitung (20) verbunden ist, daß die gate-Elektrode des ersten Feldeffekt-Transistors (12) mit einem ersten Λ

   Steuer-Anschluß (18) verbunden ist,- daß die drain-Elektrode des ersten Feldeffekt-Transistors (12) mit der gate-Elektrode des zweiten Feldeffekt-Transistors (14) verbunden ist, daß zwischen der'"Verbindung der drain-Elektrode des ersten Feldeffekt-Transistors (12) und der gate-Elektrode des zwei« ten Feldeffekt-Transistors (14) und einem Bezugspotential die Kapazität (10) liegt, daß die source-Elektrode des zweiten Feldeffekt-Transistors (14) mit dem Bezugspotential verbunden ist, daß die drain-Elektrode des, zwdten Feldeffekt-Transistors (14) mit der source-Elektrode des dritten FeIdeffekt-Transistörs (16) verbunden ist, daß die gate-Elektrode des dritten Feldeffekt-Transistors (16) mit dem ersten Steueransohluß (18) verbunden ist, daß die drain- I

   Elektrode des dritten leldeffekt-Transistors (16) mit dem einen Ende der anderen leitung (22) verbunden ist, daß die drain-Elektrode des vierten Feldeffekt-Transistors (24) mit der einen Leitung (20) verbunden ist₉ daß die source-Elektrode des vierten Feldeffekt-Transistors (24) mit einem zweiten Steueranschluß verbunden ist, daß die gate-Elektrode des vierten Feldeffekt-Transistors (24) mit der anderen Leitung (22) verbunden ist, daß die souree-Elektrode des fünften Feldeffekttransistors (26) mit dem zwÄdten Steueranschluß (28) verbunden ist, daß die gate-Elektrode

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   des fünften Feldeffekt-Transistors (26) mit einem dritten Steueranschluß (30) verbunden ist, daß die drain-Elektrode des fünften leldeffekt-Iransistors (26) mit dem anderen Ende der anderen Leitung (22) verbunden ist und daß das andere Ende der einen Leitung (20) einen Anschluß zum Einschreiben und Auslesen von Binär-Informationen bildet.

   Alternativ-Anspruch 2

   Elektronische Speicherschaltung nach Alternativ-Anspruch 1, dadurch gekennzeichnet, daß das andere Ende der einen Leitung (20), das einen Anschluß zum Einschreiben und Auslesen von Binär-Informationen bildet mit einem Leseverstärker (40) und einem Einschreib-Ireiber (44) verbunden ist·

   Alternativ-Anspruch 3

   Elektronische Speicherschaltung nach Alternativ-Anspruch 2, dadurch gekennzeichnet, daß zwischen den Leseverstärker (40) und dem anderen Ende (36) der einen Leitung (20) einerseits und zwischen dem Einschreib-Treiber (44) und dem anderen Ende (36) der einen Leitung (20) andererseits eine Auswahlschaltung geschaltet ist, die eine selektive Verbindung .entweder des Leseverstärkers (40) oder des Einschreib-Treibers (44) mit dem anderen Ende (36) der einen Leitung (20) ermöglicht ·

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   Le e rs e ite