DE19853449A1

DE19853449A1 - Rotationssteuerungsvorrichtung, Wiedergabevorrichtung, bei der die Rotationssteuerungsvorrichtung verwendbar ist, und Rotationssteuerungsverfahren

Info

Publication number: DE19853449A1
Application number: DE19853449A
Authority: DE
Inventors: Tetsuji Nakazawa
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-11-19
Filing date: 1998-11-19
Publication date: 1999-06-02
Also published as: GB2331619B; GB2331619A; JPH11149703A; KR19990045421A; US6185172B1; GB9825289D0

Description

Die vorliegende Erfindung betrifft eine Wiedergabevorrichtung, die ein plattenförmiges Aufzeichnungsmedium antreibt, so daß dieses mit einer festen Lineargeschwindigkeit rotiert, um Daten wiederzugeben, und eine Rotationssteuerungsvorrichtung und ein Rotationssteuerungsverfahren, die bei einer Wiedergabevorrichtung des erwähnten Typs verwendet werden können.

Ein System, bei dem eine Platte, wie z. B. eine CD (compact disc) oder dergleichen als Aufzeichnungsmedium verwendet wird, erfreut sich weiter Beliebtheit. In einem System des erwähnten Typs werden Aufzeichnungsdaten, bei denen eine EFM-Modulation (acht-auf-vierzehn-Modulation), die eine Art lauflängenbeschränkter Code ist, durch geführt wurde, auf einer Platte aufgezeichnet. Weiterhin wird zum Rotieren einer Platte ein CLV-System (System mit konstanter Lineargeschwindigkeit) verwendet.

Im Stand der Technik wird in einem CLV-Rotationsservo, beispielsweise ein von einer Platte ausgelesenes EFM-Signal einer phasenverriegelten Schaltung (die im Folgenden einfach als PLL-Schaltung bezeichnet wird) eingegeben, um ein Taktsignal zu erhalten und das erhaltene Taktsignal wird mit einem von einem Kristallelement erhaltenen Referenztaktsignal verglichen, um Rotationsfehlerinformationen zu bekommen. Dann wird die Rotationsfehlerinformation einem Elektromotor zurückgeführt, um eine Platte dergestalt zu drehen bzw. zu rotieren, daß die Rotationsbedingung einer konstanten Lineargeschwindigkeit erhalten wird.

Damit eine CLV-Servoschaltung, wie sie oben beschrieben wurde, korrekt arbeiten kann, muß die PLL-Schaltung in einem Zustand verriegelt werden, in dem ein Taktsignal auf korrekte Weise erhalten wird. Bis zum gegenwärtigen Zeitpunkt ist eine Einrichtung zum Durchführen einer groben Servosteuerung zum Hineinziehen, beim Starten des Elektromotors, eines zuerst erhaltenen EFM-Signales in einen Einfang bereich der PLL-Schaltung erforderlich. Kurz gesagt wird beispielsweise in einer Plattenwiedergabevorrichtung beim Starten der Rotation des Elektromotors eine Rotationsservosteuerung zuerst bis zu einem gewissen Maß durch eine grobe Servoschaltung durchgeführt, und dann wird zu einem Zeitpunkt, an dem die PLL-Schaltung verriegelt ist, der CLV-Servobetrieb von der groben Servoschaltung zu einer gewöhnlichen CLV-Ansprechservoschaltung umgeschaltet.

Der Aufbau eines CLV-Servosystems für eine Plattenwiedergabevorrichtung ist in Fig. 1 dargestellt.

Unter Bezug auf Fig. 1 umfaßt das CLV-Servosystem eine grobe Servoschaltung 100 und eine CLV-Geschwindigkeitsdetektionsschaltung 110.

In der groben Servoschaltung 100 wird ein von einer Platte wiedergegebenes EFM-Signal zuerst einer Pitlängen-Meßschaltung 101 eingegeben. Das EFM-Signal entspricht einem lauflängenbegrenzten Code, der dergestalt definiert ist, daß ein maximales Wechselintervall eines Codezuges 11T und ein minimales Wechselintervall 3T beträgt, und die Pitlängen-Meßschaltung 101 mißt die Pitlänge zwischen den Kanten des eingegebenen EFM-Signales unter Bezug auf ein Referenz-Meßtaktsignal, das von einem Kristall (XTAL)-Element erzeugt wird, und führt Informationen über einen Meßwert einer Maximalwert-Halteschaltung 102 zu. Die Maximalwert-Halteschaltung 102 hält selektiv einen Maximalwert aus den Meßinformationen der Pitlänge, die von der Pitlängen-Meßschaltung 110 eingegeben werden, und gibt die Maximalwerte einer Minimalwert-Halteschaltung 103 in der folgenden Stufe aus. Die Minimal wert-Halteschaltung 103 hält selektiv einen Minimalwert von den Maximalwerten, die ihr von der Maximalwert-Halteschaltung 102 eingegeben werden und gibt den Minimalwert aus. Der dergestalt gehaltene Wert in der Maximalwert-Halteschaltung 103 zeigt eine minimale Pitlänge, die von den maximalen Pitlängen ausgewählt ist, die von der Maximalwert-Halteschaltung 102 erhalten wurden. In anderen Worten wird, sogar wenn das EFM-Signal Wechselintervalle zeigt, die infolge eines Fehlers, der beispielsweise aus der Beschädigung der Platte oder dergleichen resultiert, länger als 11T sind, dieser ausgelöscht und Informationen mit einer maximalen Pitlänge, die ca. 11T ist, wird erhalten.

Während Informationen einer Pitlänge mit etwa 11T, was das größte Wechselintervall ist, innerhalb eines bestimmten Bereiches durch die Minimalwert-Halteschaltung 103 auf diese Weise erhalten werden, vergleicht eine 11T-Detektionsschaltung 104 die Pitlänge (Wechselintervallwert), die von der Minimalwert-Halteschaltung 103 gehalten wird, mit der Pitlänge von 11T, die als Referenz dient, um ein Fehlersignal mit drei Werten auszugeben. Kurz gesagt gibt die 11T-Detektionsschaltung 104 Vergleichs signale aus drei verschiedenen Werten entsprechend dreier Fälle einschließlich eines Falles aus, in dem der von der Minimalwert-Halteschaltung 103 gehaltene Wert und die Pitlänge von 11T, die als Referenzwert dient, einander gleich sind, einen weiteren Fall, in dem die Pitlänge von 11T, die als Referenzwert dient, größer ist, und einem noch weiteren Fall, in dem die Pitlänge von 11T, die als Referenz dient, geringer ist. Ein auf diese Weise erhaltenes Fehlersignal wird als Ansprech-Servosignal CLV-1 einem nicht in Fig. 1 dargestellten Elektromotor zugeführt, so daß eine grobe Servosteuerung für eine CLV durchgeführt wird.

Die CLV-Geschwindigkeitsdetektionsschaltung 110 umfaßt eine Synchronisations muster-Detektionsschaltung 111, der, wie in Fig. 1 dargestellt ist, ein EFM-Signal und ein Signal PLCK (mit beispielsweise 4,3218 MHz), das einem von einer PLL-Schaltung (nicht in Fig. 1 dargestellt) ausgegebenen Taktsignal entspricht, zum Erhalten eines Taktsignales eingegeben werden.

Am Anfang eines Rahmens (588 Bits) des EFM-Signales wird ein Synchronisations muster aus 24 Bits codiert. Das Synchronisationsmuster besteht aus festen Mustern aus 11T, 11T und 2T vom Anfang des Rahmens. In der Synchronisations muster-Detektionsschaltung 111 wird das Synchronisationsmuster durch Zählen des eingegebenen EFM-Signales pro Pit (in anderen Worten wird eine Zählung für jedes der 588 Bits durchgeführt) unter Verwendung des Signales PLCK als Referenztaktsignal detektiert.

Ein Detektionsausgangssignal der Synchronisationsmuster-Detektionsschaltung 111 wird einer Interpolationsschutzschaltung 112 zugeführt. Die Interpolationsschutzschaltung 112 führt eine Interpolation des Synchronisationsmusters, einen Fensterschutz usw. durch, wenn das Synchronisationsmuster nicht an einer ursprünglichen Position detektiert wird oder das Synchronisationsmuster an einer Position detektiert wird, an der das Synchronisationsmuster ursprünglich nicht vorhanden sein sollte, beispielsweise infolge eines Ausfalls des Wiedergabesignales, des Einflusses von Jitter oder dergleichen.

Informationen bezüglich des Synchronisierungsmusters, die von der Interpolations schutzschaltung 112 ausgegeben werden, werden verzweigt und einer Rahmen synchronisierungs-Erzeugungsschaltung 113 und einem Geschwindigkeitszähler 114 eingegeben. Die Rahmensynchronisierungs-Erzeugungsschaltung 113 erzeugt ein Rahmensynchronisierungssignal auf der Basis des Detektionssignales des eingegebenen Synchronisierungsmusters und das Rahmensynchronisierungssignal wird für die notwendige Signalverarbeitung usw. verwendet.

Weiterhin wird in dem Geschwindigkeitszähler 114 das Rahmensynchronisierungssignal mit einem mit dem Signal PLCK synchronisierten Timing mit einer durch ein Kristallelement erzeugten vorbestimmten Frequenz gezählt, so daß Geschwindigkeits fehlerinformationen erhalten werden können. Die Geschwindigkeitsfehlerinformationen werden als Geschwindigkeitsdetektionssignal CLV-2 ausgegeben. Das Geschwindig keitsdetektionssignal CLV-2 wird einem Treiber für den nicht in Fig. 1 gezeigten Elektromotor zugeführt, so daß eine CLV-Steuerung in einem Zustand, in dem das Synchronisierungsmuster detektiert wird (d. h. in einem Zustand, in dem die PLL-Schaltung verriegelt ist) durchgeführt werden kann. Es ist anzumerken, daß beispielsweise, obwohl es hier nicht gezeigt ist, für die CLV-Steuerung auch ein Phasenfedersignal, das durch Vergleichen des von der PLL-Schaltung erzeugten Taktsignales mit dem vorbestimmten Frequenzsignal des Kristallelementes in Phase gemeinsam mit dem Geschwindigkeitsdetektionssignal CLV-2 verwendet werden kann.

In dem CLV-Servosystem, das beispielsweise einen Aufbau hat, wie er oben beschrieben wurde, wird beim Starten der Drehung des Elektromotors das System der groben Servoschaltung 100 verwendet, um eine grobe Servosteuerung durchzuführen, um die Rotationsgeschwindigkeit des Elektromotors zu steuern, bis die PLL-Schaltung in ihren Einfangbereich gezogen wurde, wie oben beschrieben wurde. Dann wird in einem Zustand, in dem die PLL-Schaltung verriegelt ist, das Umschalten von dem groben Servoschaltungssystem zu dem System der CLV-Geschwindigkeits detektionsschaltung 100 durchgeführt, um die Steuerung der Rotationsgeschwindigkeit der Platte auf eine konstante Lineargeschwindigkeit durchzuführen.

Bei einem CLV-Servosystem mit in einem Aufbau, wie er beispielsweise in Fig. 1 gezeigt ist, wird beim oben beschriebenen Starten des Elektromotors, wenn das CLV-Servosignal durch Vibrationen, die von außen einwirken, oder dergleichen, verloren wird, oder wenn ein Signal während einer langen Zeitdauer abfällt, ein Umschalten zum System der groben Servoschaltung 100 durchgeführt, so daß die grobe Servosteuerung neu gestartet wird. Jedoch kann, da das Ansprech-Servosignal CLV-1 der groben Servoschaltung 100 nur drei Werte annehmen kann, wie oben beschrieben wurde, die grobe Servoschaltung 100 eine Servosteuerung nur in einer engen Bandbreite von beispielsweise 1 Hz oder weniger durchführen. Folglich ist eine relativ lange Zeitdauer erforderlich, um den Zustand wiederherzustellen, in dem die PLL-Schaltung neu verriegelt wird.

In den letzten Jahren haben auch in Bezug auf CD-Abspielgeräte und dergleichen tragbare Produkte eine weite Verbreitung gefunden. Wenn jedoch eine Störung, die von einer Fortbewegung in Richtung der Rotation der Platte stammt, während der Wiedergabe von einem derartigen tragbaren CD-Abspielgerät oder dergleichen auftritt, wird die relative Variation der Rotationsgeschwindigkeit der Platte in Bezug auf eine optische Auslesevorrichtung durch eine derartige Störung stark vergrößert. Folglich ist in einem derartigen Zustand, wie er gerade beschrieben wurde, die Wiederherstellung insbesondere der Wiedergabe sehr schwierig.

Weiterhin wird bei einem CLV-Servosystem mit einem Aufbau, wie er in Fig. 1 dargestellt ist, da zwei CLV-Servoschaltungssysteme einschließlich des Systems, das die CLV-Geschwindigkeitsdetektionsschaltung 110 für eine gewöhnliche Servosteuerung und das System der groben Servoschaltung 100 für eine grobe Servosteuerung selbstverständlich erforderlich sind, der Platzbedarf der Schaltungen sehr groß.

Eine Aufgabe der vorliegenden Erfindung ist, eine Wiedergabevorrichtung, eine Rotationssteuerungsvorrichtung und ein Rotationssteuerungsverfahren mit einem vereinfachten Aufbau bereitzustellen, durch die ein stabiler Betrieb beim Übergang von einer Ansprechsteuerung, die durchgeführt wird, bis eine PLL-Schaltung verriegelt ist, zu einer normalen CLV-Servosteuerung gewährleistet ist.

Um die oben beschriebene Aufgabe zu erfüllen, wird gemäß einem Gesichtspunkt der vorliegenden Erfindung eine Rotationssteuerungsvorrichtung zum Steuern der Rotation einer Platte auf der Basis von lauflängenbegrenzten Codes, die von der Platte wiedergegeben werden, bereitgestellt, mit einer Empfangseinrichtung zum Empfangen der von der Platte wiedergegebenen lauflängenbegrenzten Codes, einer Referenzsignal-Er zeugungseinrichtung zum Erzeugen einer Referenzfrequenz, einer Frequenzzähl einrichtung zum Zählen einer Frequenz der von der Empfangseinrichtung empfangenen lauflängenbegrenzten Codes in Bezug auf die Referenzfrequenz von der Referenzsignal-Er zeugungseinrichtung, einer Variabelfrequenz-Einstelleinrichtung zum Einstellen einer oberen Grenzfrequenz und einer unteren Grenzfrequenz der lauflängenbegrenzten Codes auf der Basis einer Auftrittswahrscheinlichkeit der von der Platte wiedergegebenen lauflängenbegrenzten Codes, einer Verriegelungs-Entscheidungseinrichtung zum Entscheiden, ob ein in den lauflängenbegrenzten Codes enthaltenes Synchronisiersignal auf eine vorbestimmte Frequenz verriegelt ist oder nicht, einer Frequenz variationseinrichtung zum Variieren, wenn von der Verriegelungs-Entscheidungs einrichtung entschieden wird, daß das Synchronisiersignal nicht auf die vorbestimmte Frequenz verriegelt ist, der vorbestimmten Frequenz dergestalt, daß sie einen Bereich zwischen der oberen Grenzfrequenz und der unteren Grenzfrequenz, die von der Variabelfrequenz-Einstelleinrichtung eingestellt sind, durchläuft, einer Vergleichs einrichtung zum Vergleichen der Frequenz der von der Frequenzzähleinrichtung gezählten lauflängenbegrenzten Codes und der für das Durchlaufen durch die Frequenzvariationseinrichtung variierten Frequenz, einer Speichereinrichtung zum Speichern der mittels der Abtastung durch die Frequenzvariationseinrichtung variierten Frequenz zu einem Zeitpunkt, an dem durch die Verriegelungs-Entscheidungs einrichtung entschieden wird, daß ein Übergang von einem Zustand, in dem das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, in einen anderen Zustand, in dem das Synchronisiersignal mit der vorbestimmten Frequenz verriegelt ist, auftritt, eine Berechnungseinrichtung zum Berechnen einer Differenz zwischen der Frequenz der durch die Frequenzzähleinrichtung gezählten lauflängenbeschränkten Codes und der in der Speichereinrichtung gespeicherten Frequenz, und eine Rotationsantriebs-Steuereinrichtung zum Steuern des Rotations antriebes der Platte auf der Basis der von der Berechnungseinrichtung erhaltenen Differenzinformation.

Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine Wieder gabevorrichtung bereitgestellt, die die Drehung einer Platte auf der Basis von lauflängenbeschränkten Codes steuert, die von der Platte wiedergegeben werden, mit einer Wiedergabeeinrichtung zum Wiedergeben der vorher auf der Platte aufgezeichneten lauflängenbegrenzten Codes, einer Referenzsignal-Erzeugungs einrichtung zum Erzeugen einer Referenzfrequenz, einer Frequenzzähleinrichtung zum Zählen einer Frequenz der durch die Wiedergabeeinrichtung wiedergegebenen lauflängenbegrenzten Codes in Bezug auf die Referenzfrequenz von der Referenzsignal-Er zeugungseinrichtung, einer Variabelfrequenz-Einstelleinrichtung zum Einstellen einer oberen Grenzfrequenz und einer unteren Grenzfrequenz der lauflängenbegrenzten Codes auf der Basis einer Auftrittswahrscheinlichkeit der von der Platte wiedergegebenen lauflängenbegrenzten Codes, einer Verriegelungs-Entscheidungseinrichtung zum Entscheiden, ob ein in den lauflängenbegrenzten Codes enthaltenes Synchronisiersignal auf einer vorbestimmten Frequenz verriegelt ist, einer Frequenzvariationseinrichtung zum Variieren, wenn durch die Verriegelungs-Entscheidungseinrichtung entschieden wird, daß das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, der vorbestimmten Frequenz dergestalt, daß sie einen Bereich zwischen der oberen Grenzfrequenz und der unteren Grenzfrequenz, die von der Variabelfrequenz-Ein stelleinrichtung eingestellt wurden, durchläuft, einer Vergleichseinrichtung zum Vergleichen der Frequenz der von der Frequenzzähleinrichtung gezählten lauflängenbegrenzten Codes und der für das Durchlaufen durch die Frequenz variationseinrichtung variierten Frequenz, einer Speichereinrichtung zum Speichern der mittels der Abtastung durch die Frequenzvariationseinrichtung variierten Frequenz zu einem Zeitpunkt, an dem durch die Verriegelungs-Entscheidungseinrichtung entschieden wird, daß ein Übergang von einem Zustand, in dem das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, zu einem anderen Zustand, in dem das Synchronisiersignal auf der vorbestimmten Frequenz verriegelt ist, auftritt, einer Berechnungseinrichtung zum Berechnen einer Differenz zwischen der Frequenz der von der Frequenzzähleinrichtung gezahlten lauflängenbegrenzten Codes und der in der Speichereinrichtung gespeicherten Frequenz und einer Rotationsantriebs-Steuer einrichtung zum Steuern des Rotationsantriebs der Platte auf der Basis der von der Berechnungseinrichtung erhaltenen Differenzinformation.

Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Rotations antriebsverfahren zum Steuern der Rotation einer Platte auf der Basis von lauflängenbegrenzten Codes bereitgestellt, die von der Platte wiedergegeben werden, mit einem Wiedergabeschritt zum Wiedergeben der vorher auf der Platte aufgezeichneten lauflängenbeschränkten Codes, einem Frequenzzählschritt zum Zählen einer Frequenz der wiedergegebenen lauflängenbeschränkten Codes in Bezug auf eine Referenzsignalfrequenz, einen Verriegelungs-Entscheidungsschritt zum Entscheiden, ob ein in den lauflängenbeschränkten Codes enthaltenes Synchronisiersignal auf einer vorbestimmten Frequenz verriegelt ist oder nicht, einem Frequenzvariationsschritt zum Variieren, wenn von der Verriegelungs-Entscheidungseinrichtung entschieden wird, daß das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, der vorbestimmten Frequenz dergestalt, daß sie einen Bereich zwischen einer oberen Grenzfrequenz und einer unteren Grenzfrequenz durchläuft, die auf einer Auftrittswahrscheinlichkeit der von der Platte wiedergegebenen lauflängenbegrenzten Codes eingestellt wurden, einem Vergleichsschritt zum Vergleichen der durch den Frequenzzählschritt gezählten Frequenz der lauflängenbeschränkten Codes und der mittels der Abtastung durch den Frequenzvariationsschritt variierten Frequenz, einem Speicherschritt zum Speichern der für das Durchlaufen durch den Frequenz variationsschritt variierten Frequenz zu einem Zeitpunkt, wenn ein Übergang von einem Zustand, in dem das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt, ist, zu einem anderen Zustand, in dem das Synchronisiersignal auf der vorbestimmten Frequenz verriegelt ist, auftritt, einem Berechnungsschritt zum Berechnen einer Differenz zwischen der durch den Frequenzzählschritt gezählten Frequenz der lauflängenbeschränkten Codes und der durch den Speicherschritt gespeicherten Frequenz, und einem Rotationsantrieb-Steuerschritt zum Steuern des Rotationsantriebs der Platte auf der Basis der durch den Berechnungsschritt erhaltenen Differenzinformation.

In der Rotationssteuerungsvorrichtung, der Wiedergabevorrichtung und dem Rotations steuerungsverfahren der vorliegenden Erfindung werden eine untere Grenzfrequenz und eine obere Grenzfrequenz, die auf der Basis von Erzeugungsmustern der lauflängenbegrenzten Codes, die möglicherweise stochastisch erzeugt werden können, als Frequenzvariationsbereich eingestellt. Wenn eine Rotationssteuerung auf der Basis eines Fehlers zwischen einer Frequenz der von einer Platte wiedergegebenen lauflängenbeschränkten Codes und einer Referenzfrequenz durchgeführt wird, während eine PLL-Schaltung sich nicht in einem verriegelten Zustand befindet, wird die Referenzfrequenz zwischen der oberen Grenzfrequenz und der unteren Grenzfrequenz variiert. Dann wird die Referenzfrequenz, die gegenwärtig zum Vergleichen verwendet wird, wenn die PLL-Schaltung in einen verriegelten Zustand gebracht wird, als fester Wert gespeichert und als die Referenzfrequenz für eine spätere Rotationssteuerung verwendet.

Folglich besteht bei der Rotationssteuerungsvorrichtung, der Wiedergabevorrichtung und dem Rotationssteuerungsverfahren der vorliegenden Erfindung keine Notwendigkeit, bei der normalen Wiedergabe in ein Schaltungssystem für eine CLV-Steuerung, wie z. B. einer groben Servosteuerung, einer Zugriffssteuerung und einer CLV-Servosteuerung, umzuschalten, wie im Stand der Technik, und ein Übergang von einer Ansprechsteuerung des CLV-Servos auf eine gewöhnliche Wiedergabe kann durch ein einzelnes CLV-Steuersystem rasch erfolgen. Demgemäß kann eine Vereinfachung des Schaltungsaufbaus für eine CLV-Steuerung und eine Verringerung der Schaltungs größe erreicht werden. Weiterhin wird eine stabile CLV-Servosteuerung verwirklicht.

Weiterhin basiert die Fehlerdetektion der CLV-Geschwindigkeit auf der Frequenz der lauflängenbegrenzten Codes und wird auf der Basis einer Wechselzahl (Randnummer) des Codezuges erhalten. Folglich erlauben die Rotationssteuerungsvorrichtung, die Wiedergabevorrichtung und das Rotationssteuerungsverfahren der vorliegenden Erfindung die Detektion eines Fehlers der Plattendrehzahl vor der Detektion der Synchronität. Folglich kann in einer Stufe bevor das Phänomen eines Wegdriftens oder eine entgegengesetzte Drehung der Platte auftritt, die Möglichkeit des Auftretens detektiert und verhindert werden.

Auf diese Weise kann gemäß der vorliegenden Erfindung ein einfacher Aufbau für eine CLV-Servosteuerung erhalten werden und eine Wiedergabe mit einem höherem Maß an Verläßlichkeit kann verwirklicht werden.

Die obige und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung und den beigefügten Ansprüchen ersichtlich, wenn sie im Zusammenhang mit den beigefügten Zeichnungen gelesen werden, in denen gleiche Teile oder Elemente durch gleiche Bezugszeichen gekennzeichnet sind.

Fig. 1 ist ein Blockdiagramm, das eine Rotationsservoschaltung gemäß dem Stand der Technik zeigt.

Fig. 2 ist ein Blockdiagramm, das eine Plattenwiedergabevorrichtung darstellt, bei der eine Rotationsservoschaltung gemäß der vorliegenden Erfindung angewendet wird,

Fig. 3 ist eine schematische Ansicht, die einen Datenaufbau einer Rahmeneinheit darstellt, die auf einer Platte aufgezeichnet ist, die bei der Plattenwiedergabevorrichtung von Fig. 2 verwendet wird,

Fig. 4 ist ein Blockdiagramm, das PLL- und CLV-Servoschaltungen der Platten wiedergabevorrichtung von Fig. 2 darstellt,

Fig. 5 bis 8 sind schematische Ansichten, die Erzeugungsmuster eines lauflängen beschränkten Codes zeigt, der möglicherweise von einer Platte erzeugt werden kann, die in der Plattenwiedergabevorrichtung von Fig. 2 verwendet wird,

Fig. 9 ist ein Blockdiagramm der in Fig. 2 gezeigten CLV-Servoschaltung, die eine CLV-Zielvariations-Einstellschaltung aufweist, die beim groben Servoeinstellen der Plattenwiedergabevorrichtung von Fig. 2 verwendet wird,

Fig. 10 ist ein Flußdiagramm, das verschiedene Servosteuerungen darstellt, die von der Plattenwiedergabevorrichtung von Fig. 2 durchgeführt werden, wenn ein Wieder gabe-Startbefehl empfangen wird,

Fig. 11 ist ein Flußdiagramm, das den Ablauf einer CLV-Abtastung in einem normalen Modus darstellt, der von der Plattenwiedergabevorrichtung von Fig. 2 durchgeführt wird,

Fig. 12 ist ein Flußdiagramm, das den Ablauf einer CLV-Abtastung in einem weiten Modus darstellt, der von der Plattenwiedergabevorrichtung von Fig. 2 durchgeführt wird,

Fig. 13A ist ein Zeitdiagramm eines CLV-Steuersignals, das von einer CLV-Steuerschaltung einem Motorantrieb der Plattenwiedergabevorrichtung von Fig. 2 zugeführt wird,

Fig. 13B ist ein Zeitdiagramm, das einen Übergang von einem Frequenzfehlersignal S.FC zu einem Phasenfehlersignal P SC in der Plattenwiedergabevorrichtung von Fig. 2 darstellt, und

Fig. 13C ist ein Zeitdiagramm, das einen Übergang eines Verriegelungssignals darstellt, das einen Verriegelungszustand anzeigt.

Im folgenden wird ein Ausführungsbeispiel der vorliegenden Erfindung unter Bezug auf die Fig. 2 bis 12 beschrieben. Die nachfolgende Beschreibung erfolgt in der folgenden Reihenfolge:

1. Aufbau der Wiedergabevorrichtung
2. PLL/CLV-Servoschaltung
2-a. Aufbau einer PLL-/CLV-Servoschaltung
2-b. Aufbau einer CLV-Zieleinstellschaltung
2-c. Betrieb in normalem Modus
2-d. CLV-Zielvariationseinstellung mittels Software
2-e. Betrieb im weiten Modus
2-f. Wiedergabe mit variabler Geschwindigkeit

1. Aufbau der Wiedergabevorrichtung

Fig. 2 zeigt ein Beispiel des Aufbaus eines wesentlichen Teiles eines CD-Abspielgerätes als Wiedergabevorrichtung, die eine Rotationsgeschwindigkeits-Steuervorrichtung und eine Rotationsantriebsvorrichtung für eine CLV-Servosteuerung aufweist, bei der die vorliegende Erfindung angewendet ist. Es ist anzumerken, daß das CD-Abspielgerät des vorliegenden Ausführungsbeispieles beispielsweise als tragbare Vorrichtung ausgebildet ist und einen Aufbau aufweist, der das Einstellen eines Überganges zwischen einem stoßfesten Modus (weiten Modus), der die Ausgabe eines Audiosignals so stabil wie möglich unabhängig von einer Steuerung durch Vibrationen oder einer Fortbewegung ausgibt, wenn das CD-Abspielgerät getragen wird, und einem normalen Modus erlaubt, in dem eine gewöhnliche Wiedergabe durchgeführt wird.

Unter Bezug auf Fig. 2 werden Informationen von einer Platte 1 durch einen optischen Kopf 3 ausgelesen, während die Platte 1 durch einen Elektromotor 2 dergestalt angetrieben wird, daß sie mit einer konstanten Lineargeschwindigkeit (CLV) rotiert. Der optische Kopf 3 strahlt einen Laserstrahl auf die Platte 1 ein und liest Informationen, die beispielsweise in Form von Bits auf der Platte 1 aufgezeichnet sind, aus dem reflektierten Licht von der Platte 1 aus.

Um einen Datenauslesen von der Platte 1 auf die oben beschriebene Art zu ermöglichen, umfaßt der optische Kopf 3 eine Laserdiode 3c zum Ausgeben eines Laserstrahles, ein optisches System 3d, das aus einem Polarisationsstrahlteiler, einer Viertelwellenlängenplatte usw., einer Objektivlinse 3a, die als Laserausgabeende dient, einen Detektor 3d zum Detektieren von reflektiertem Licht, usw.

Die Objektivlinse 3a ist dergestalt gehalten, daß sie in einer Radialrichtung der Platte (Spurnachlaufrichtung) und einer Richtung hin und weg von der Platte 1 mittels eines biaxialen Mechanismus 4 bewegt werden kann. Weiterhin ist der gesamte optische Kopf dergestalt befestigt, daß er durch einen Schlittenmechanismus 5 in einer radialen Richtung der Platte bewegt werden kann.

Informationen, die von der Platte 1 durch einen Wiedergabebetrieb des optischen Kopfes 3, wie er oben beschrieben wurde, detektiert werden, werden einem RF-Verstärker 6 zugeführt. Der RF-Verstärker 6 führt eine Verstärkung, erforderliche Berechnungen usw. an den eingegebenen Informationen durch, um ein Wieder gabe-RF-Signal, ein Spurnachlauf-Fehlersignal, ein Fokussierungs-Fehlersignal und andere erforderliche Signale zu erzeugen. Eine Servoschaltung 12 für das optische System erzeugt verschiedene Servoantriebssignale auf der Basis des Spurnachlauf-Fehlersignals und des Fokussierungs-Fehlersignals, die ihm von dem RF-Verstärker zugeführt werden, und auf der Basis eines Spursprungbefehls, eines Zugriffsbefehls usw. von einer Systemsteuerung 14 zum Steuern des biaxialen Mechanismus 4 und des Schlittenmechanismus 5 zum Durchführen der Fokussierungssteuerung, einer Spur nachlaufsteuerung und einer Schlittensteuerung.

Das durch den RF-Verstärker 6 erhaltene Wiedergabe-RF-Signal wird einer Binär-Di gitalisierungsleitung 20 in einer Signalverarbeitungsschaltung 7 zugeführt und als binäres, digitalisiertes EFM-Signal (Acht-auf-vierzehn-Modulationssignal) von der Binär-Digitalisierungsschaltung 20 ausgegeben. Das binäre, digitalisierte EFM-Signal wird dann einem Register 21, einer PLL-/CLV-Servoschaltung 25 und einer Synchronizitäts-Detektionsschaltung 26 zugeführt.

Das Spurnachlauf-Fehlersignal und das Fokussierungs-Fehlersignal werden der Servoschaltung 12 für das optische System zugeführt.

Das EFM-Signal wird von der Binär-Digitalisierungsschaltung 20 einer EFM-Decodierschaltung 22 durch das Register 21 zugeführt und wird durch die EFM-Decodierschaltung 22 EFM-demoduliert. Insbesondere wird eine Vierzehn-auf- acht-Demodulation durch die EFM-Decodierschaltung 22 durchgeführt. Die durch die EFM-Decodierschaltung 22 demodulierten Daten EFM werden einer ECC(Fehler korrekturcodier)/Entschachtelungs-Schaltung 23 zugeführt. Die ECC/Ent schachtelungs-Schaltung 23 führt ein Einschreiben und ein Auslesen der zugeführten Daten in und aus einem RAM 24 zu vorbestimmten Zeitpunkten aus, um nacheinander eine Fehlerkorrektur und eine Entschachtelung durchzuführen. Die Daten, an denen die Fehlerkorrektur und die Entschachtelung durch ECC/Entschachtelungs-Schaltung 23 durchgeführt wurde, werden einer Speichersteuerung 8 zugeführt, die weiter unten erläutert wird.

Die PLL-/CLV-Servoschaltung 25 empfängt das EFM-Signal, das ihr von der Binär-Di gitalisierungsschaltung 20 zugeführt wird und veranlaßt eine PLL-Schaltung, dergestalt zu arbeiten, daß diese ein Signal PLCK als mit dem EFM-Signal synchronisiertes Wiedergabesignal ausgibt. Das Signal PLCK wird als Haupttaktsignal verwendet und somit als Verarbeitungsreferenztaktsignal in der Signalverarbeitungs schaltung 7. Folglich folgen die Betriebszeitpunkte eines Signalverarbeitungssystemes der Signalverarbeitungsschaltung 7 der Rotationsgeschwindigkeit des Elektromotors 2. Hier beträgt die Frequenz des Signals PLCK, während die PLL-Schaltung in dem Zustand verriegelt ist, indem die Platte 1 mit einer CLV der n-fachen Geschwindigkeit angetrieben wird, beispielsweise n×4,3218 MHz.

In dem vorliegenden Ausführungsbeispiel kann, da die Signalverarbeitungsschaltung 7 mit einem Taktsignal arbeitet, das beispielsweise der Rotationsgeschwindigkeit des Elektromotors 2 entspricht, sogar wenn der Elektromotor 2 nicht mit einer bestimmten CLV-Geschwindigkeit rotiert, solange die PLL-Schaltung verriegelt ist, um die Detektion des Synchronisiermusters zu erlauben, eine Verarbeitung für die ausgelesenen Daten durchgeführt werden.

Die PLL-/CLV-Servoschaltung 25 erzeugt ein CLV-Servosignal für eine CLV-Steuerung unter Verwendung eines Signals, das durch den Betrieb der PLL-Schaltung erhalten wurde, wie oben beschrieben wurde, des eingegebenen EFM-Signals usw. und führt das CLV-Servosignal einem Motorantrieb 13 zu. Der innere Aufbau der PLL- /CLV-Servoschaltung 25 wird im folgenden erläutert.

Der Motorantrieb 13 erzeugt ein Motorantriebssignal auf der Basis des CLV-Servosignals, das ihm von der PLL-/CLV-Servoschaltung 25 zugeführt wird und führt das Motorantriebssignal dem Elektromotor 2 zu. Folglich wird der Elektromotor 2 dergestalt angetrieben, daß er mit einer konstanten Lineargeschwindigkeit in Bezug auf die Platte 1 rotiert.

Die Synchronizitäts-Detektionsschaltung 26 verwendet das Signal PLCK, das ihr von der PLL-/CLV-Servoschaltung 25 zugeführt wird, als Referenztaktsignal, um ein Detektieren der Rahmensynchronisierung an dem EFM-Signal durchzuführen, das ihr von der Binär-Digitalisierungsschaltung zugeführt wird. Der Aufbau eines Rahmens des EFM-Signals ist in Fig. 3 dargestellt. Von 588 Bit, die einen Rahmen bilden, bilden die oberen 24 Bits ein Synchronisiermuster. Das Synchronisiermuster ist ein festes Muster, das aus einer Folge von Wechselperioden aus 11T, 11T und 2T gebildet ist, wie in Fig. 3 zu sehen ist.

Weiterhin führt die Synchronizitäts-Detektionsschaltung 26 eine Interpolation der Rahmensynchronisierung, eine Fensterschutzverarbeitung usw. fort, um mit einem Fall fertigzuwerden, in dem ein Rahmensynchronisiermuster in Daten durch einen Ausfall oder durch den Einfluß von Jitter ausfällt oder ein gleiches Rahmensynchronisiermuster detektiert wird. Das Register 21 arbeitet in Antwort auf ein Ausgangssignal der Synchronizitäts-Detektionsschaltung 26. Weiterhin gibt, beispielsweise wenn die Zahl "24" Bits der Rahmensynchronisierung etwa als Zählwert zu einem Zeitpunkt des Signals PLCK erhalten wird, die Synchronizitäts-Detektionsschaltung 26 ein Signal GFS (Schutzrahmen-Synchronsiersignal) aus, das einen Zustand anzeigt, in dem die Rahmensynchronisierung korrekt detektiert wurde. Das Signal GFS wird der Systemsteuerung 14 ausgegeben.

Hier kann, da der Zustand, daß die Rahmensynchronisierung durch die Synchronizitäts-Detektions schaltung 26 dergestalt korrekt detektiert wird, wie oben beschrieben wurde, einem Zustand entspricht, in dem die PLL-Schaltung durch die PLL-/CLV-Servo schaltung 25 verriegelt ist, die Systemsteuerung 14, während das Signal GFS ausgegeben wird, ein Verriegelungssignal S:LOCK ausgeben, das anzeigt, daß sich die PLL-Schaltung in einem verriegelten Zustand befindet. Das Verriegelungssignal S:LOCK wird, obwohl das in Fig. 2 nicht dargestellt ist, zum Umschalten des Betriebes der PLL-/CLV-Servoschaltung 25 verwendet, wie im folgenden erläutert wird.

Die von der ECC/Entschachtelungsschaltung 23 der Signalverarbeitungsschaltung 7 auf die oben beschriebene Weise ausgegebenen Daten sind digitale Audiodaten, die auf Quantisierungsbits aus 16 Bits und einer 44,1 KHz-Abtastung basieren. Die digitale Audiodaten werden der Speichersteuerung 8 zugeführt.

Beispielsweise wird, wenn der oben beschriebene Stoßfestigkeitsmodus eingestellt wird, der Elektromotor 2 dergestalt gesteuert, daß er in einem Geschwindigkeitsbereich rotiert, der höher ist als im normalen Modus (einfache Geschwindigkeit). Folglich wird auch eine Signalverarbeitung durch die Signalverarbeitungsschaltung 7 mit einer höheren Rate als im normalen Modus abhängig von der Rotationsgeschwindigkeit des Elektromotors 2 durchgeführt. Dann werden die mit der hohen Datenrate von der Signalverarbeitungsschaltung 7 ausgegebenen digitalen Audiodaten in einen RAM (Zwischenspeicher) unter der Steuerung der Speichersteuerung 8 eingeschrieben, um eine Speicherung der Daten durchzuführen, wohingegen ein Auslesen aus dem RAM 9 in Abhängigkeit von der gewöhnlichen Rate durch die Speichersteuerung 8 gesteuert wird. Die digitalen Audiodaten werden durch einen D/A-Umsetzer 10 in ein analoges Signal umgewandelt und als Ergebnis hat das von einem Audioausgangsanschluß 11 ausgegebene Audiosignal eine gewöhnliche Steigung und Rate.

Andererseits wird, wenn der normale Modus eingestellt wird, der Elektromotor 2 dergestalt gesteuert, daß er in einem Geschwindigkeitsbereich rotiert, der dem des normalen Modus entspricht und eine Signalverarbeitung durch die Signal verarbeitungsschaltung 7 wird mit einer Rate durchgeführt, die der gesteuerten Rotationsgeschwindigkeit entspricht. Dabei wird eine Zeitbasiskorrektur durch Schreib- und Auslesesteuerungen für RAM 9 durch die Speichersteuerung 8 durchgeführt. Folglich sind in dem normalen Zustand die Steigung und die Rate des von dem Audioausgangsanschluß 8 ausgegebenen Audiosignals die gleichen wie die gewöhnlichen. Es ist anzumerken, daß der Betrieb der Speichersteuerung 8 durch die Systemsteuerung 14 gesteuert wird.

Die Systemsteuerung 14 umfaßt einen Mikrocomputer usw. und führt eine Steuerung geeigneterweise abhängig von erforderlichen Betriebsabläufen durch, die durch verschieden funktionale Schaltungsabschnitte durchgeführt werden sollen, die das CD-Abspielgerät bilden. Ein Bedienungsabschnitt 15 stellt verschiedene Tasten zum Durchführen von Bedienungen bereit, um verschiedene erforderliche Abläufe einschließlich einer Wiedergabepause, Stopp und Suche durchzuführen und derartige Bedienungsinformationen werden der Systemsteuerung 14 zugeführt. Die System steuerung 14 führt die erforderliche Steuerung geeigneterweise auf der Basis der ihr eingegebenen Bedienungsinformationen durch. Insbesondere umfaßt in dem vorliegenden Ausführungsbeispiel der Bedienungsabschnitt 15 eine Modus-Um schalttaste zum Durchführen einer Umschalt-Einstellung zwischen dem normalen Modus und dem Stoßfestigkeitsmodus, wie oben beschrieben wurde.

2. PLL-/CLV-Servoschaltung 2-a. Aufbau der PLL-/CLV-Servoschaltung

Fig. 4 zeigt ein Beispiel des Aufbaus der PLL-/CLV-Servoschaltung 25 in der in Fig. 2 gezeigten Verarbeitungsschaltung 7. Unter Bezug auf Fig. 4 umfaßt die PLL-/CLV-Servo schaltung 25 ein CLV-Servoschaltungssystem 25A und ein PLL-Schaltungssystem 25B.

In dem CLV-Servoschaltungssystem 25A werden ein EFM-Signal, das beispielsweise durch einen Teiler 30 um ein vorbestimmtes Teilungsverhältnis geteilt wurde, und ein Frequenzsignal FS, das mittels eines Teilers 32 durch Teilen einer Oszillationsfrequenz (beispielsweise 16,934 MHz) erhalten wurde, die von einem Quarzoszillator 31 ausgegeben wurde, einem CLV-Geschwindigkeitszähler 33 eingegeben. Hier wird das von dem Teiler 32 ausgegebene Frequenzsignal FS durch

FS = n×RFCK/64

dargestellt, wobei RFCK ein Führungsrahmentaktsignal ist, das ein durch ein Kristallelement erzeugtes Frequenzsignal von 7,35 KHz ist. Dabei stellt die Variable n eine vielfache Geschwindigkeit in Bezug auf die Geschwindigkeit dar, bei der die Platte 1 mit einer CLV angetrieben wird. Demgemäß wird, wenn die Platte 1 mit einer einfachen Geschwindigkeit angetrieben wird, da n = 1, das Frequenzsignal FS durch

FS = 1×7,350/64 = 114,84375 Hz

dargestellt und ist im wesentlichen 115 Hz. Das entspricht, wenn es in eine Zeit umgewandelt wird, einer vergleichsweise langen Zeitdauer von ungefähr 9 ms.

Der CLV-Geschwindigkeitszähler 33 zählt die Anzahl der Kanten des eingegebenen EFM-Signals beispielsweise unter Verwendung des Frequenzsignals FS als Abtastperiode. In dem vorliegenden Ausführungsbeispiel wird ein Frequenzwert des EFM-Signals, das auf der Basis von Informationen über die Anzahl der Kanten des EFM-Signals detektiert werden kann, die für jede Periode des Frequenzsignals FS erhalten wird, als CLV-Geschwindigkeitsinformation behandelt und ein Ergebnis der Messung wird ausgegeben.

Das Meßausgangssignal des CLV-Geschwindigkeitszählers 33 wird einem Subtrahierer 34 und einer PLL-Zielvariationsschaltung 39 auf der Seite des PLL-Servoschaltungssystems 25A zugeführt.

Der Subtrahierer 34 zieht das Meßausgangssignal des CLV-Geschwindigkeitszählers 33 von einem CLV-Zielwert ab, der von einer CLV-Zieleinstellschaltung 35 ausgegeben wird, um ein Geschwindigkeitsfehlersignal CLVS zu erhalten, das eine Fehler-Information eines momentanen CLV-Geschwindigkeitsfehlers bzgl. einer CLV-Geschwindigkeit ist, was einen Ziehwert ergibt.

Es ist anzumerken, daß in dem vorliegenden Ausführungsbeispiel in einem Zustand, in dem ein verriegelter Zustand der PLL-Schaltung durch einen Fehler in dem Servo, ein Verlust eines Signals während einer langen Zeitdauer oder dergleichen beim Starten des Elektromotors 2 oder während der Wiedergabe verloren geht, ein "CLV-Abtastmodus" zum Ziehen der PLL-Schaltung in ihren Eingangsbereich eingestellt.

In dem CLV-Abtastmodus variiert in dem normalen Modus die CLV-Zieleinstellschaltung 35 den CLV-Zielwert dergestalt, daß er in einem Bereich abgetastet wird, der einem Frequenzbereich entspricht, der dem EFM-Signal entnommen werden kann. Andererseits wird in dem stoßfesten Modus unabhängig davon, ob der gewöhnliche CLV-Servosteuermodus oder der CLV-Abtastmodus eingestellt ist, ein CLV-Zielwert mit einem vorbestimmten festen Wert eingestellt. Diese Steuerung wird mit einem von der Systemsteuerung 14 zugeführten Steuersignal SC1 durchgeführt.

Das von dem Subtrahierer 34 ausgegebene Geschwindigkeitsfehlersignal CLV-S wird einem Addierer 36 eingegeben. Das andere Eingangssignal des Addierers 36, ein Phasenfehlersignal CLV-P (Seite des Anschlusses T.L) oder ein fester Wert von "0" (Seite des Anschlusses T:UL) wird durch einen Schalter SW1 eingegeben.

Der Schalter SW1 hat einen Anschluß Tout, der alternativ mit dem Anschluß T:L oder dem Anschluß T:UL verbunden wird, und sein Schaltzustand wird in dem normalen Modus mit dem Verriegelungssignal S:LOCK gesteuert, das von der in Fig. 2 gezeigten Systemsteuerung 14 ausgegeben wird. Das Verriegelungssignal S:LOCK zeigt an, ob das PLL-Schaltungssystem verriegelt ist oder nicht, wie oben beschrieben wurde. Wenn das PLL-Schaltungssystem verriegelt ist, dann hat das Verriegelungssignal S:LOCK den H-Pegel, wenn jedoch das PLL-Schaltungssystem nicht verriegelt ist, dann weist das Verriegelungssignal S:LOCK den L-Pegel auf.

Wenn das Verriegelungssignal S.LOCK den H-Pegel aufweist, wird der Anschluß Tout des Schalters SW1 mit dem Anschluß T.L verbunden, andererseits, wenn das Verriegelungssignal S.LOCK den L-Pegel aufweist, wird der Anschluß Tout des Schalters SW1 mit dem Anschluß T.UL verbunden. Demgemäß wird dem Addierer 36 das Phasenfehlersignal CLV-P zugeführt, wenn die PLL-Schaltung verriegelt wird oder der feste Wert "0" wird zugeführt, wenn die PLL-Schaltung nicht verriegelt ist.

Jedoch wird weiter ein Modus-Umschaltsignal S.NW entsprechend dem normalen/weiten Modus, das von der Systemsteuerung 14 ausgegeben wird, dem Schalter SW1 eingegeben. Wenn das Modus-Umschaltsignal S.NW den weiten Modus darstellt, wird das Verriegelungssignal S.LOCK zur Umschaltsteuerung des Schalters SW1 ungültig gemacht und der Schalter SW1 wird an dem Anschluß T.UL befestigt. Kurz gesagt wird unabhängig davon, ob die PLL-Schaltung verriegelt nicht, der feste Wert "0" stetig von dem Schalter SW1 ausgegeben.

Es ist anzumerken, daß das Phasenfehlersignal CLV-P beispielsweise durch einen Phasenvergleich zwischen der Oszillationsfrequenz eines spannungsgesteuerten Oszillators (VCO) 44 des PLL-Schaltungssystems 25B und eines Referenz frequenzsignales eines Kristallelementes erhalten wird und als Rotations phasen-Fehlerinformation des CLV-Servos behandelt wird.

Der Addierer 36 addiert das Geschwindigkeitsfehlersignal CLV-S und das Phasenfehlersignal CL-P und das resultierende Signal wird durch eine Low-Boost-Schaltung 37, die beispielsweise aus einer Kombination eines digitalen Tiefpaßfilters, einer Bypassschaltung usw. gebildet ist, geschickt, wodurch Tieffrequenzkomponenten vom Ausgangssignal des Addierers 36 entfernt werden. Ein Ausgangssignal der Low-Boost-Schaltung 37 wird einem D/A-Umsetzer 38 zugeführt.

Der D/A-Umsetzer 38 setzt das Ausgangssignal der Low-Boost-Schaltung 37 in Form eines digitalen Signales in einen analogen Wert um und führt den analogen Wert als CLV-Servosteuersignal dem Motorantrieb 13 zu (vgl. Fig. 2). Der Motorantrieb 13 erzeugt ein Motorantriebssignal auf der Basis des ihm zugeführten CLV-Servosteuersignales und führt das Motorantriebssignal dem Elektromotor 2 zu, so daß die Rotationsgeschwindigkeit des Elektromotors 2 abhängig von dem CLV-Servosteuersignal variabel gesteuert wird.

Weiterhin umfaßt das PLL-Schaltungssystem 25B die spannungsgesteuerte Oszillatorschaltung (VCO) 44 zum Erzeugen eines Frequenzsignales PLCK als Wiedergabetaktsignal. Die Oszillationsfrequenz des VCO 44 wird abhängig von dem Ausgangssignal eines Addierers 43 variabel gesteuert, der im folgenden erläutert wird. Obwohl in Fig. 3 dargestellt ist, daß das Frequenzsignal PLCK direkt von dem PCO 44 ausgegeben wird, um die Darstellung zu erleichtern, ist anzumerken, daß eine Frequenz, die durch Teilen der Oszillationsfrequenz des VCO 44 durch zwei erhalten wird, tatsächlich als das Frequenzsignal PLCK verwendet wird und wenn beispielsweise die PLL-Schaltung verriegelt ist, während die Platte mit einer einfachen Geschwindigkeit rotiert wird, ist das Frequenzsignal PLCK gleich 4,3218 MHz.

Eine analoge PCO-Schaltung 41 als Phasenkomparator vergleicht ein EFM-Signal mit dem Signal PLCK/2 in Phase und gibt ein Detektionsausgangssignal davon einem Filter 42 aus. Das Filter 42 filtert das Detektionsausgangssignal der analogen PCO-Schaltung 41 und gibt es als ein Fehlersteuersignal SEE zum Steuern der Oszillationsfrequenz des VCO 44 aus. Das Fehlersteuersignal SEE wird dem Addierer 43 durch einen Schalter WE4 zugeführt.

Der Schalter SW4 wird mit einem Trainingssignal S.TRN, das von der Systemsteuerung 14 ausgegeben wird, ein- und ausgeschaltet.

Im Fall des vorliegenden Ausführungsbeispieles wird beispielsweise beim Starten der Rotation der Platte 1 oder wenn ein Ausfall eines Plattenauslesesignals in dem normalen Modus auftritt, der Zustand detektiert, in dem EFM-Signal der PLL-Schaltung für eine bestimmte lange Zeitdauer nicht eingegeben wird, dann muß ein Trainingsmodus, in dem als Betriebsergebnis der PLL-Schaltung die Oszillationsfrequenz des VCO 44 an der mittleren Frequenz gehalten, eingestellt werden. Andererseits kann der Trainingsmodus auch durch eine vorbestimmte manuelle Bedienung eingestellt werden. Das Trainingssignal S.TRN ist ein Signal, das ausgegeben wird, wenn der Trainingsmodus eingestellt wird, und abhängig von dem Trainingssignal S.TRN wird der Schalter SW4 dergestalt gesteuert, daß er in dem Trainingsmodus ausgeschaltet ist, aber beim gewöhnlichen Betrieb außer dem Trainingsmodus ist er eingeschaltet. Kurz gesagt wird in dem Trainingsmodus eine Signalkomponente, die auf dem Detektionsausgangssignal der analogen PCO-Schaltung 41 basiert, für die Oszillationsfrequenzsteuerung des VCO 44 nicht verwendet.

Obwohl eine genaue Beschreibung hier weggelassen ist, wird in dem Trainingsmodus ein Meßausgangssignal eines FCO-Zählers 45, der weiter unten erläutert wird, von einem PLL-Zielwert abgezogen, der von einem PLL-Ziel-Festwertregister 40 ausgegeben wird, um ein Fehlersignal mittels eines Addierers 46 zu erhalten, und die Oszillationsfrequenz des VCO 44 wird durch ein Steuersignal gesteuert, das durch Integrieren des Fehlersignales mittels einer Integrationsschaltung 48 erhalten wird. Als Ergebnis wird ein Arbeitsablauf zum Konvergieren der Oszillationsfrequenz des VCO 44, die bei der erforderlichen mittleren Frequenz gehalten wird, erhalten.

Ein Basisaufbau des PLL-Schaltungssystems 25B umfaßt eine Schleife der analogen PCO-Schaltung 41 → Filter 42 → (Schalter SW4 → Addierer 43) → VCO 44. Zusätzlich umfaßt der Basisaufbau ein Automatikeinstellungs-Schaltungssystem für die mittlere Frequenz des VCO 44 einschließlich des FCO- (Frequenzausgangssignal) Zählers 45 und ein weites Verriegelungsschaltungssystem einschließlich einer PCI (Phasenkomparatorintegration)-Schaltung 50 zum Erweitern des Verriegelungsbereiches der PLL-Schaltung. Weiterhin ist das Automatikeinstellungs-Schaltungssystem dergestalt aufgebaut, daß der Einfangbereich der PLL-Schaltung durch Variieren des PLL-Zielwertes erweitert werden kann, der mit einem Meßausgangssignal des FCO-Zählers 45 verglichen werden muß.

In dem vorliegenden Ausführungsbeispiel werden der Schaltungsbetrieb zur Erweiterung des Einfangbereiches und des Verriegelungsbereiches, wie oben beschrieben wurde, in dem stoßfesten Modus durchgeführt. Demgemäß wird der Betriebsmodus der PLL/CLV-Servoschaltung 25 in dem stoßfesten Modus im folgenden insbesondere als "weiter Modus" bezeichnet.

Der FCO-Zähler 45 zählt ein Frequenzsignal PLCK/36 unter Verwendung eines Frequenzsignales FS eines Kristallelementes als Abtastperiode zum Messen der Frequenz des Frequenzsignal PLCK. Das Meßausgangssignal des FCO-Zählers 45 wird einem Substrahierer 46 zugeführt.

Der Substrahierer 46 zieht das Meßausgangssignal des FCO-Zählers 45 von einem PLL-Zielwert ab, der ihm durch einen Schalter SW2 eingegeben wird. Der PLL-Zielwert ist ein angestrebter Wert für die Frequenz des Frequenzsignal PLCK zum Konvergieren der für den VCO 44 eingestellten mittleren Frequenz. Demgemäß wird von dem Substrahierer 46 eine Fehlerinformation der Frequenz des Frequenzsignales PLCK zum gegenwärtigen Zeitpunkt erreicht.

Der Schalter SW2 weist einen Anschluß Tout auf, mit dem ein Anschluß TRW oder ein anderer Anschluß T.N alternativ verbunden ist und das Umschalten der Verbindung wird mit dem Modus-Umschaltsignal S.NW entsprechend dem normalen/weiten Modus gesteuert, das von der Systemsteuerung 14 zugeführt wird. Wenn das Modus-Umschaltsignal S.NW den normalen Modus darstellt, ist der Anschluß Tout mit dem Anschluß T.N verbunden, aber wenn das Modus-Umschaltsignal S.NW den weiten Modus darstellt, ist der Anschluß Tout mit dem Anschluß T.W verbunden.

Mit dem Anschluß T.N des Schalters SW2 ist das PLL-Ziel-Festwertregister 40 verbunden, indem ein vorbestimmter PLL-Zielwert als fester Wert eingestellt ist, andererseits wird dem Anschluß TRW das Ausgangssignal der PLL-Zielvariations schaltung 39 zugeführt. Die PLL-Zielvariationsschaltung 39 variiert das Geschwindig keitsinformationssignal CLV-S, das ein Ausgangssignal des CLV-Geschwindigkeits 33 ist, innerhalb einem vorbestimmen Bereich, wie im folgenden erläutert wird, und gibt ein resultierendes Signal aus. Die Variationssteuerung des Wertes des Geschwindigkeitsinformationssignales CLV-S wird mit einem Steuersignal SC2 durchgeführt, das von der Systemsteuerung 14 ausgegeben wird.

Die von dem Subtrahierer 46 ausgegebene Fehlerinformation wird einem Anschluß T.UL eines Schalters SW3 durch einen Verstärker 47 zugeführt.

Der Schalter SW3 wiest einen Anschluß Tout auf, der mit einem Anschluß T.L verbunden ist, wenn das Verriegelungssignal S.LOCK den H-Pegel (der einen Zustand anzeigt, in dem die PLL-Schaltung verriegelt ist) aufweist, ist jedoch mit dem Anschluß T.UL verbunden, wenn das Verriegelungssignal S.LOCK den L-Pegel (der einen anderen Zustand anzeigt, in dem die PLL nicht verriegelt ist) aufweist. Es ist anzumerken, daß dem Anschluß T.UL ein Detektionsausgangssignal einer PCI-Schaltung 50, die weiter unten erläutert wird, durch einen Verstärker 51 und einen Schalter SW5 zugeführt wird.

Die Integrationsschaltung 48 führt eine Integration eines Informationswertes aus, der an dem Anschluß Tout des Schalters SW2 ausgegeben wird und gibt ein Integrationsausgangssignal einem D/A-Umsetzer 49 aus. Der D/A-Umsetzer 49 setzt einen Informationswert von dem Anschluß Tout als digitale Information in ein Informationssignal in Form eines analogen Signales um und gibt das Informationssignal dem Addierer 43 aus. Der Addierer 43 addiert das Ausgangssignal des D/A-Umsetzers 49 und ein Phasenfehlersignal, das ihm von der analogen PCO-Schaltung 41 zugeführt wird, und gibt das Additionssignal als Steuerspannung zum Steuern der Oszillationsfrequenz des VCO 44 aus.

Die PCI (Phasenvergleichsintegrations)-Schaltung 50 ist eine Phasen informations-Detektionsschaltung, die aus einer digitalen Schaltung gebildet ist, und detektiert und gibt Tiefenfrequenzkomponenten eines Phasenfehlers des Frequenzsignales PLCK in Bezug auf das eingegebene EFM-Signal aus. Wenn ein Fehler zwischen den zwei Phasendetektions-Ausgangssignalen erzeugt wird, der beispielsweise aus der Tatsache resultiert, daß die Analoge PCO-Schaltung 41 als analoge Schaltung ausgebildet ist und die PCI-Schaltung 50 als digitale Schaltung ausgebildet ist, wird in dem vorliegenden Ausführungsbeispiel der Fehler zwischen ihnen durch Bereitstellung eines Offsetwertes entsprechend dem Fehler zu dem Detektionsausgangssignal der PCI-Schaltung 50 eliminiert. Das Ausgangssignal der PCI-Schaltung 50 kann als Information betrachtet werden, die eine Frequenzdifferenz zwischen dem EFM-Signal und dem Frequenzsignal PLCK in einem Bereich darstellt, in dem die Phase verriegelt ist.

Ein Ausgangssignal der PCI-Schaltung 50 wird dem Anschluß TAL des Schalters SW2 durch den Verstärker 51 und dem Schalter SW5 zugeführt.

Wenn das Ausgangssignal der PCI-Schaltung 50 der Integrationsschaltung 48 durch den Schalter SW5 → Schalter SW3 eingegeben wird, wird der von der Integrationsschaltung 48 ausgegebene Integrationswert durch den D/A-Umsetzer 49 in ein analoges Signal umgesetzt und als Phasenfehlersignal S.PC ausgegeben.

2-b. Aufbau der CLV-Zieleinstellschaltung

Im folgenden wird ein Aufbau der in dem CLV-Servoschaltungssystem 25A bereitgestellten CLV-Zieleinstellschaltung 37 beschrieben.

In dem CLV-Abtastmodus in dem normalen Modus variiert, unter der Voraussetzung, daß in Folge des automatischen Einstellmodus der mittleren Frequenz der VCO 44 des PLL-Schaltungssystems 25B dergestalt arbeitet, daß er bei der mittleren Frequenz (PLCK = 4,3218 MHz) festgelegt wird, die CLV-Zieleinstellschaltung 35 des CLV-Servoschaltungssystems 25A den CLV-Zielwert dergestalt, daß er einen vorbestimmten Bereich in Übereinstimmung mit dem Steuersignal SC1 in dem CLV-Abtastmodus durchläuft. Folglich kann eine CLC-Steuerung dergestalt durchgeführt werden, daß die PLL-Schaltung verriegelt werden kann, ohne daß eine grobe Servosteuerung verwendet wird, wie im Stand der Technik.

Im folgenden wird ein Einstellverfahren für den Durchlaufbereich des Zielwertes, der von der CLV-Zieleinstellschaltung 35 eingestellt wird, beschrieben.

Während der CLV-Zielwert mit der durch den CLV-Geschwindigkeitszähler 33 detektierten CLV-Geschwindigkeitsinformation verglichen wird, ist die durch den CLV-Geschwindigkeitszähler 33 detektierte CLV-Geschwindigkeitsinformation eine Frequenzinformation des FM-Signales, das durch Zählen der Anzahl der Kanten des EFM-Signales unter Verwendung des Frequenzsignales RFCK/64 als Abtasttaktsignal erhalten wird, wie oben unter Bezug auf Fig. 2 erläutert wurde.

Folglich muß der Wert, der von dem CLV-Zielwert angenommen werden kann, der Frequenz entsprechen, die von dem EFM-Signal angenommen werden kann. Jedoch variiert die Frequenz des EFM-Signales innerhalb eines bestimmten Bereiches in Übereinstimmung mit einem Zustand eines Codezuges, der aus Wechselintervallen von 3T bis 11T besteht. Somit werden in dem vorliegenden Ausfürungsbeispiel ein Maximalwert und ein Minimalwert des zu variierenden CLV-Zielwertes auf die folgende Art und Weise bestimmt.

Hier sind 256 Arten von EFM-Worten (14 Bits), die einzeln EFM-codiert werden sollen, entsprechend ursprünglichen 8 Datenbits von 0 bis FF in den Fig. 5, 6, 7 und 8 dargestellt. Kurz gesagt, ist eine EFM-Umsetztabelle in den Fig. 5 bis 8 gezeigt.

Ein EFM-Wort ist ein Pulswechselsignal des NRZI (non return to zero inverted)-System und demgemäß stellt die Position "1" jedes EFM-Wortes eine Pulswechselposition dar.

In den Fig. 5 bis 8 sind die EFM-Worte zusammen mit Pulswechselzahlen (d. h. den Zahlen von "1") der EFM-Worte dargestellt.

Die 256 EFM-Worte werden von 16,384 (2¹⁴)-Mustern ausgewählt, die mit 14 Bits möglich sind, um 8 Bitdaten zu entsprechen und insbesondere genügen sie der Bedingung, daß zwei oder mehr Werte "0" zwischen "1" und "1" angeordnet sind. Weiterhin ist bei den Wechselintervallen (Intervallen zwischen "1" und ,, 1") das minimale Wechelintervall 3T und das maximale Wechselinterval 11T.

Hier wird die Anzahl von Wechseln in einem Wort, die für die einzelnen EFM-Worte in Fig. 5 bis 8 dargestellt sind, auf die folgende Art und Weise aufsummiert.

EFM-Worte mit einem Wechsel:	4 Worte
EFM-Worte mit zwei Wechseln:	56 Worte
EFM-Worte mit drei Wechseln:	120 Worte
EFM-Worte mit vier Wechseln:	70 Worte
EFM-Worte mit fünf Wechseln:	6 Worte

Folglich beträgt die mittlere Anzahl von Wechseln in einem Wort (4×1 + 56×2 + 120×3 + 70×4 + 6×5)/256 = 786/256 und ist etwas größer als drei.

Hier umfaßt, wie in Fig. 3 gezeigt ist, ein EFM-Rahmen das Synchronisiermuster von 11T + 11T + 2T (kurz gesagt, drei Wechsel) und 3 zwischen EFM-Worten von 14 Bits angeordnete 3 Randbits.

Somit ist, wenn angenommen wird, daß Daten, die EFM-codiert werden sollen, Zufallszahlen sind und die Wahrscheinlichkeit für den Auftritt eines Wechsels bei jedem Randbit 1/2 beträgt, die mittlere Wechselzahl in einem EFM-Rahmen:

(786/256)×33 + (1/2)×34 + 3 = 121,32 (Wechsel).

Es ist anzumerken, daß "33" eine Wortzahl als Hauptdaten, und eine Parität und ein Subcode, "34" die Anzahl der Randbits und "3" die Anzahl der Wechsel des Synchronisiermusters (vgl. Fig. 3) sind.

Folglich wird angenommen, daß die mittlere Frequenz des EFM-Signales (121,32×7,35 [KHz]) = 891,1702 [KHz] ist.

Es ist anzumerken, daß in Übereinstimmung dem im gewöhnlichen CD-Sysstemen verwendeten Format, da PCM-Audiodaten, die EFM-moduliert werden sollen, keine vollständig zufälligen Zahlen ergeben, der mittleren Frequenz des EFM-Signales eine gewisse Zuverlässigkeit fehlt, aber die PCT-Audiodaten stellen im allgemeinen korrekte Werte dar.

Somit wird auf der Basis von 891,1702 KHz, das die mittlere Frequenz des EFM-Signales ist, 900 KHz als maximaler Wert des CLV-Targetwertes eingestellt, wobei ein bestimmter Rand auf der Hochfrequenzseite einbezogen wird.

Andererseits beträgt, wenn beispielsweise ein Ruhemuster oder Zufallsmuster von -60 dB oder weniger in dem EFM-Signal enthalten ist, die mittlere Bitzahl pro Abtastperiode 2,27 Bits und die Frequenz des EFM-Signales beträgt dann ungefähr 790 KHz und das wird als minimaler Wert betrachtet, der theoretisch angenommen werden kann.

Hier ist bekannt, daß beispielsweise unter der Annahme, daß, damit der CLV-Zielwert einen Randbereich aufweisen kann, unter Berücksichtigung, daß zwei Rand (zwei Wechsel)-Muster (zwei Wechsel) bei geringeren Werten bei der EFM-Umsetzung konzentriert sind, während die Wechselzahl von Symbolen bei den jeweiligen Hauptdaten (vgl. Fig. 3) im Mittel ungefahre 2,85 beträgt, während die Wechselzahl nur jedes Symboles der Hauptdaten 2 beträgt, die Frequenz des EFM-Signales ungefähr 750 KHz beträgt. Folglich kann angenommen werden, daß die Mitte der Frequenz des EFM-Signales im Bereich von 900 KHz bis 750 KHz liegt. Demgemäß wird angenommen, daß die CLV-Geschwindigkeit eine Mittelgeschwindigkeit zwischen 900 KHz bis 750 KHz aufweist.

In Übereinstimmung mit der vorhergehenden Beschreibung wird im vorliegenden Ausführungsbeispiel angenommen, daß als Abtastbereich des CLV-Zielwertes, der durch die CLV-Zieleinstellschaltung 35 eingestellt wird, der Maximalwert 900 KHz und der Minimalwert auf 750 KHz eingestellt wird.

Wenn eine CLV-Zielvariation-Einstellschaltung, die in dem normalen Modus arbeitet, mit Hardware als CLV-Zieleinstellschaltung 35 aufgebaut ist, kann sie beispielsweise so aufgebaut werden, wie in dem Blockdiagramm von Fig. 9 dargestellt ist. Es ist anzumerken, daß obwohl in Fig. 9 auch ein Aufbau des CLV-Servoschaltungssystems 25A, das in Fig. 4 gezeigt ist, dargestellt ist, dieser Aufbau ähnlich zu dem von Fig. 4 ist und gleiche Bezugszeichen wie in Fig. 4 für die Elemente des Aufbaus verwendet sind. Somit wird eine überlappende Beschreibung derartiger Elemente hier weggelassen, um Wiederholungen zu vermeiden.

Fig. 9 zeigt einen Aufbau einer CLV-Zielvariations-Einstellschaltung 35A der CLV-Zieleinstellschaltung 35, die nur in dem normalen Modus arbeitet.

In der CLV-Zielvariations-Einstellschaltung 35A führt ein Zählabschnitt 60 ein Aufwärts-/Abwärtszählen des CLV-Zielwertes durch. Ein Selektor 61 gibt selektiv den Maximalwert (900 KHz) oder den Minimalwert (750 KHz) des CLV-Zielwertes aus, der in einem Maximalwertregister 63 bzw. einem Minimalwertregister 62 gehalten ist. Weiterhin stellt ein Einstell-/Rücksetzabschnitt 64 den Zählabschnitt 60 ein, wenn der Zählwert des Zählabschnittes 60 gleich dem Maximalwert (900 KHz) ist, veranlaßt den Zählabschnitt 60 jedoch, ein Zurücksetzen durchzuführen, wenn der Zählwert gleich dem Minimalwert (750 KHz) ist oder eine Kante eines Lastsignales LD detektiert wird.

Um einen Eingangsanschluß des Einstell-/Rücksetzabschnitts 64 einzustellen, wird ein Detektionsausgangssignal eines Maximalwert-Detektionsabschnittes 65, der detektiert, daß der Zählwert (CLV-Zielwert) des Zählabschnittes 60 gleich dem Maximalwert wird, eingegeben. Dabei wird einem Rücksetz-Eingabeanschluß ein Ergebnis einer logischen ODER-Verknüpfung einer ODER-Schaltung 68 zugeführt, der ein Detektionsausgangssignal des Minimalwert-Detektionsabschnittes 66, der detektiert, daß der Zählwert des Zählabschnittes 60 gleich dem Minimalwert wird, und ein anderes Detektionsausgangssignal eingegeben werden, das eine Kante eines Lastsignales darstellt, die von einer Kantendetektionsschaltung detektiert wird.

Das der CLV-Zielvariations-Einstellschaltung 35A zuzuführende Steuersignal SC1 ist das Lastsignal LD oder das Verriegelungssignal S.LOCK.

Beispielsweise wenn das Lastsignal LD von der Systemsteuerung 14 dem Zählabschnitt 60 zugeführt wird, lädt der Zählabschnitt 60 einen Zählanfangswert und beginnt das Zählen. Obwohl der Anfangswert hier willkürlich zwischen dem Maximalwert (900 KHz) und dem Minimalwert (750 KHz) eingestellt werden kann, wird, wenn beispielsweise der Maximalwert als der Anfangswert eingestellt wird, der CLV-Zielwert von 900 KHz geladen und ein Herunterzählen in Richtung eines Zielwertes wird gestartet, für den der Minimalwert von 750 KHz verwendet wird. Das Zählen wird beispielsweise mit einem Timing durchgeführt, das mit dem Frequenzsignal FS von FRCK/64 synchronisiert ist. Kurz gesagt, wird, obwohl es nicht in Fig. 9 dargestellt ist, als Zeittaktsignal, das dem Zählabschnitt 60 ermöglicht, ein Zählen durchzuführen, beispielsweise das Frequenzsignal FS zugeführt.

Hier gibt, wenn angenommen wird, daß das Herunterzählen durch den Zählabschnitt 60 fortgesetzt wird, bis der Minimalwert (750 KHz) erreicht wird, der Minimal wert-Detektionsabschnitt 66 ein Detektionssignal, das die Detektion der Tatsache darstellt, daß der CLV-Zielwert gleich dem Minimalwert geworden ist und ein Rücksetzsignal wird von dem Einstell-/Rücksetzabschnitt 64 ausgegeben. Folglich schaltet der Zählabschnitt 60 seinen Betrieb auf das Durchführen eines Heraufzählen in Richtung eines Zählzielwertes um, der durch den Maximalwert (900 KHz) dargestellt wird. Es ist anzumerken, daß auch bei einem Zeitpunkt, bei dem ein Wechsel des Lastsignales erhalten wird, der Zählabschnitt 60 zurückgesetzt wird und seinen Betrieb zum Aufwärtszählen umschaltet.

Dann gibt unter der Annahme, daß das Aufwärtszählen des Zählabschnittes 60 fortgesetzt wird, bis der Maximalwert (900 KHz) erreicht wird, der Maximal wert-Detektionsabschnitt 65 ein Detektionssignal aus, das darstellt, daß der CLV-Zielwert gleich dem Maximalwert geworden ist. Folglich wird ein Einstellsignal von dem Einstell-/Rücksetzabschnitt 64 ausgegeben und folglich schaltet der Zählabschnitt 60 seinen Betrieb auf ein Abwärtszählen in Richtung eines Zählzielwertes um, der durch den Minimalwert (700 KHz) bereitgestellt wird.

Der Zählabschnitt 60 variiert den CLV-Zählwert innerhalb eines Bereiches vom dem Maximalwert zu dem Minimalwert, die in dem Maximalwertregister 63 und dem Minimalwertregister 62 auf die obenbeschriebene Art und Weise gehalten sind, bis das Verriegelungssignal S.LOCK (das von der Systemsteuerung 14 ausgegeben wird) mit dem H-Pegel, einem negierten Freigabeeingabeanschluß eingegeben wird, kurz gesagt, bis ein Zustand erreicht wird, in dem die PLL-Schaltung in einen verriegelten Zustand gebracht ist. Dann hält, wenn die PLL-Schaltung den verriegelten Zustand zuverlässig erreicht hat und das Verriegelungssignal S.LOCK mit dem H-Pegel dem negierten Freigabeeingabeanschluß eingegeben wurde, der Zählabschnitt 60 das Zählen an und hält einen Zählwert (CLV-Targetwert), der daraufhin ausgegeben wird.

Die obigen Betriebsabläufe werden in dem CLV-Abtastmodus innerhalb des normalen Modus durchgeführt, was unten erläutert wird.

Es ist anzumerken, daß in dem oben beschriebenen Aufbau das Umschalten des Betriebsablaufes zwischen dem Aufwärtszählen und dem Abwärtszählen des Zählabschnittes 60 auch auf der Basis eines Meßergebnisses der EFM-Pitlänge durchgeführt werden kann. Beispielsweise kann ein Modusumschalten zwischen Aufwärtszählen und Abwärtszählen des Zählabschnittes 60 auf der Basis eines Vergleichsergebnisses zwischen einem erforderlichen Referenzwert und einem Meßergebnis der Pitlänge eines Musters von 11T (maximales Wechselintervall) durchgeführt werden, das durch eine nicht gezeigte EFM-Pitlängen-Meßschaltung gemessen wird.

2-c. Betrieb in normalem Modus

Im folgenden wird der Betrieb in dem normalen Modus der PLL/CLV-Servoschaltung 25 beschrieben, die den oben beschriebenen Aufbau aufweist. Der normale Modus ist ein gewöhnlicher Wiedergabemodus, bei dem keine stoßfeste Funktion in dem CD-Abspielgerät bereitgestellt wird, wie oben beschrieben wurde, und in einem stetigen Zustand wird die Platte 1 dergestalt gesteuert, daß sie mit einer CLV einer einfachen Geschwindigkeit rotiert, während das Einschreiben von Daten mit einer hohen Rate und eine Auslesesteuerung mit einer stetigen Geschwindigkeit unter Verwendung des RAM 9 nicht durchgeführt werden.

In dem normalen Modus ist in der PLL/CLV-Servoschaltung 25, die in Fig. 4 gezeigt ist, der Schalter SW2 mit dem Anschluß T.N mit dem Modus-Umschaltsignal S.NW verbunden, das von der Systemsteuerung 14 ausgegeben wird. Folglich wird der PLL-Zielfestwert, der in dem PLL-Zielfestwertregister 40 gehalten wird, dem Subtrahierer 46 zugeführt. Dabei wird der Schalter SW5 dergestalt gesteuert, daß er mit dem Modus-Umschaltsignal S.NW ausgeschaltet wird, so daß der Betrieb der PCI-Schaltung 50 angehalten wird.

Hier wird beispielsweise beim Starten des Elektromotors oder wenn die PLL-Schaltung für mehr als eine vorbestimmte Zeitdauer infolge eines Fehlers im Servo oder eines Ausfalles, der durch Stau oder eine Beschädigung der Platte 1 oder dergleichen hervorgerufen wurde, in einem nichtverriegelten Zustand bleibt, der CLV-Abtastmodus eingestellt, um die PLL-Schaltung zu verriegeln, so daß eine Wiedergabe durchgeführt werden kann.

Da in dieser Stufe die PLL-Schaltung noch nicht verriegelt ist, wird jeder der Schalter SW1 und SW3, die mit dem Verriegelungssignal S.LOCK gesteuert werden, gesteuert, um es dem Anschluß Tout zu erlauben, eine Verbindung mit dem Anschluß T.UL herzustellen. Demgemäß wird der Wert "0" als das Signal CLV-P dem Addierer 36 des CLV-Servoschaltungssystems 25A und dem PLL-Schaltungssystem 25B eingegeben, wobei das Automatikeinstell-Schaltungssystem für die VCO-Mittelfrequenz des FCO-Zählers 45 aktiviert.

Da die Umschaltbedingungen der einzelnen Schalter auf die oben beschriebene Art und Weise gesteuert werden, tritt in einem Anfangszustand des CLV-Abtastmodus das CLV-Servoschaltungssystem 25A den automatischen Einstellmodus zum Einstellen des VCO 44 mit der mittleren Frequenz. Kurz gesagt wird, da der Schalter SW4 aus ist, das auf der Basis des Detektionsausgangssignals der analogen PCO-Schaltung 41 erhaltene Federsteuersignal S.E davon abgehalten, dem Addierer 43 zugeführt zu werden. Dann wird, da der Anschluß T.UL des Schalters SW3 mit dem Anschluß Taut verbunden ist, das Ausgangssignal des Automatikeinstell-Schaltungssystemes, das den FCO-Zähler 45 umfaßt, dem VCO 44 durch den Addierer 43 zugeführt.

Beim Betrieb des PLL-Schaltungssystems 25B verwendet der FCO-Zähler 45 das Frequenzsignal FS (RFCK/64) des Kristallelementes als Referenztaktsignal, um den Frequenzwert des Frequenzsignales PLCK/36 zu messen, das auf der Basis der Oszillationsfrequenz des VCO 44 erhalten wird, und der Subtrahierer 46 vergleicht ein Meßergebnis mit dem PLL-Zielfestwert (Ausgangssignal des PLL-Zielfestwertregisters 40). Dann wird das Ausgangssignal des Subtrahierers 46 als Frequenzfehlersignal S.FC dem Addierer 43 durch den Verstärker 47 → Schalter SW3 → Integrationsschalter 48 → D/A-Übersetzer 49 zugeführt.

In diesem Moment wird, wenn für eine vereinfachte Darstellung angenommen wird, daß der Trainingsmodus eingestellt wird das Ausgangssignal der analogen PCO-Schaltung 41 dem Addierer 43 nicht zugeführt, der VCO 44 wird dann nur durch die Schleife gesteuert, durch die das Frequenzfehlersignal S.FC des FCO-Zählers 45 zurückgeführt wird, so daß das Frequenzsignal PLCK/36 sich dem PLL-Zielfestwert annähern kann. Folglich wird die Oszillationsfrequenz des VCO 44 dergestalt gesteuert, daß sie konvergiert und auf die mittlere Frequenz (PLCK = 4,3218 MHz) festgelegt wird, die entsprechend dem normalen Modus eingestellt wird. Kurz gesagt kann in dem CLV-Abtastmodus in dem normalen Modus angenommen werden, daß das PLL-Schaltungssystem 25B in einem Zustand ist, in dem der VCO 44 auf die mittlere Frequenz festgelegt ist.

Im Gegensatz dazu variiert in dem CLV-Servoschaltungssystem 25A, wenn das von dem CLV-Geschwindigkeitszähler 33 ausgegebene Geschwindigkeitsinformationssignal mit dem von der CLV-Zieleinstellschaltung 35 ausgegebenen CLV-Zielwert durch den Subtrahierer 34 verglichen wird, die CLV-Zieleinstellschaltung 35 den CLV-Zielwert. Kurz gesagt führt die CLV-Zieleinstellschaltung 35A die in Bezug auf Fig. 9 beschriebenen Betriebsschritte durch, um den CLV-Zielwert dergestalt zu variieren, daß er einen Bereich zwischen dem Maximalwert (900 KHz) und dem Minimalwert (750 KHz) durchläuft, bis die oben unter Bezug auf Fig. 9 beschriebene CLV-Zielvariations-Einstellschaltung 35A arbeitet und ein Zustand, in dem die PLL-Schaltung verriegelt ist (Verriegelungssignal S.LOCK=H) erreicht wird.

Demgemäß wird die Rotationsgeschwindigkeit des Elektromotors 2 dergestalt gesteuert, daß die Frequenz des EFM-Signales den Ansprechbereich der PLL-Schaltung auf der Basis einer Geschwindigkeitsfehlerinformation erreicht, die aus einer Differenz der CLV-Geschwindigkeitsinformation (Ausgangssignal des CLV-Geschwindigkeitszählers 33) gegenwärtig in Bezug auf den variierten CLV-Zielwert erhalten wird.

Es ist anzumerken, daß, da der Schalter SW1 dann in dem CLV-Abtastmodus mit dem Anschluß T.UL verbunden ist, das Phasenfehlersignal CLV-P, das als Steuerkomponente nicht notwendig ist, dem Addierer 36 nicht zugeführt wird, daß aber der Wert "0" zugeführt wird.

Hier wird, wenn die Rotationsgeschwindigkeit des Elektromotors 2 einen Pegel erreicht, der einem Ansprechbereich der PLL-Schaltung entspricht, um eine Detektion der Rahmensynchronisierung des EFM-Signals ermöglicht und das Verriegelungssignal S.LOCK mit dem H-Pegel von der Systemsteuerung 14 ausgegeben wird, der "gewöhnliche Betriebsmodus" erreicht, indem der Zustand gehalten wird, in dem die PLL-Schaltung verriegelt ist. Dann wird, wenn der gewöhnliche Betriebsmodus einmal erreicht ist, der CLV-Zielwert, der durch den Zählabschnitt 60 der CLV-Zieleinstellschaltung 35 variiert worden ist, zu diesem Zeitpunkt fixiert und als CLV-Zielwert eingestellt, der später für die CLV-Steuerung in dem gewöhnlichen Betriebsmodus verwendet werden soll. Infolge des oben beschriebenen Betriebes kann das CLV-Servoschaltungssystem in dem vorliegenden Ausführungsbeispiel so aufgebaut sein, daß nur eine Übertragungseigenschaft immer erhalten werden kann.

Weiterhin wird, da das Verriegelungssignal S.LOCK in den H-Pegel versetzt wird, der Schalter SW1 in dem CLV-Servoschaltungssystem 25A zu dem Anschluß T.L umgeschaltet. Folglich wird das Phasenfehlersignal CLV-P zum gegenwärtigen Zeitpunkt dem Addierer 36 eingegeben und der Geschwindigkeitsfehlerinformation CLV-S zum gegenwärtigen Zeitpunkt addiert. Dann wird der Elektromotor 2 mit einem Motorantriebssignal, das auf der Basis des Addierers 36 erhalten wird, CLV-gesteuert.

Weiterhin wird, wenn der "gewöhnliche Betriebsmodus" erreicht wird, der Schalter SW3 in dem PLL-Schaltungssystem 25B von dem Anschluß T.UL zu dem Anschluß T.U mit dem Verriegelungssignal S.LOCK (H-Pegel) umgeschaltet. Jedoch ist in dem normalen Modus, da der Schalter SW5 aus ist, das Ausgangssignal der PCI-Schaltung 50 ausgeschaltet und demgemäß ist der Eingang der Integrationsschaltung 48 offen. Folglich wird in dem gewöhnlichen Betriebsmodus der Integrationswert (letzter Wert in dem Abtastmodus), der durch die Integrationsschaltung 48 zu dem Zeitpunkt gehalten worden war, an dem die PLL-Schaltung verriegelt wurde, gehalten und als das Frequenzfehlersignal S.FC dem Addierer 43 eingegeben.

In diesem Moment wird, da der Schalter SW4 eingeschaltet ist, außer wenn der Trainingsmodus eingestellt ist, das Fehlersteuersignal S.E, das auf der Basis des Phasenvergleichsausgangssignales der analogen PCO-Schaltung 41 erhalten wird, ebenfalls dem Addierer 43 eingegeben. Folglich steuert das PLL-Schaltungssystem 25B in dem gewöhnlichen Betriebesmodus die Oszillationsfrequenz des VCO 44 mit einem Spannungswert, der durch Addieren des Frequenzfehlersignales S.FC zu dem Fehlersteuersignal S.E erhalten wurde, um den Verriegelungszustand aufrecht zuerhalten.

Auf diese Weise wird in dem vorliegenden Ausführungsbeispiel in dem CLV-Abtastmodus in dem normalen Modus als Betriebsablauf zum Einziehen der CLV-Geschwindigkeit auf eine Geschwindigkeit, die dem Einfangbereich der PLL-Schaltung entspricht, die CLV-Geschwindigkeit durch Zählen der Anzahl von Kanten (Anzahl von Wechseln) des EFM-Signales in einer Periode von ungefähr 115 Hz (entsprechend 9 ms) gemessen, was länger ist, als in einem bekannten CLV-Servoschaltungssystem und eine CLV-Steuerung wird auf der Basis eines Fehlers zwischen dem Meßwert und dem CLV-Zielwert durchgeführt, der zwischen dem Maximalwert und dem Minimalwert variiert wird, die auf der Basis der Frequenz des EFM-Signals eingestellt sind.

Folglich kann in dem vorliegenden Ausführungsbeispiel eine gewöhnliche CLV-Steuerung von einem CLV-Einzugservo mit einem sehr einfachen Schaltungsmaßstab erreicht werden, ohne ein grobes Servoschaltungssystem separat vorzusehen, wie im Stand der Technik. Weiterhin besteht keine Notwendigkeit, das Schaltungssystem zwischen einer groben Servosteuerung, Zugriffssteuerung und CLV-Steuerung bei der gewöhnlichen Wiedergabe umzuschalten, wie im Stand der Technik, und eine CLV-Steuerung wird immer durch ein einzelnes Schaltungssystem durchgeführt. Folglich kann eine CLV-Servosteuerung realisiert werden, die sehr stabil ist.

Weiterhin ist die Meßperiode für die CLV-Geschwindigkeit im Stand der Technik etwa 136 µs, wohingegen sie in dem vorliegenden Ausführungsbeispiel 9 ms beträgt, wie oben beschrieben wurde. Hierdurch kann, da die Periode ungefähr 64 mal länger ist, die Unordnung eines Signales, wenn ein Abtastpunkt ausfällt, auf 1/64 verringert werden. Weiterhin kann, da ein Übergang von einem Zustand, in dem der CLV-Zielwert variabel ist, auftritt und ein CLV-Zielwert eingestellt wird, der dem gewöhnlichen Betriebsmodus entspricht, obwohl der CLV-Zielwert variabel ist, schlußendlich ein CLV-Zielwert bestimmt werden. Demgemäß kann das sogar für den Fall, daß ein Aufbau verwendet wird, in dem eine variable Geschwindigkeitswiedergabe durchgeführt wird, auf zuverlässige Weise durch die PLL/CLV-Servoschaltung des vorliegenden Ausführungsbeispiels erreicht werden.

Weiterhin ist es in dem vorliegenden Ausführungsbeispiel, da der Meßwert der CLV-Geschwindigkeit auf der Anzahl von Kanten in dem EFM-Signal basiert, beispielsweise, wenn die Systemsteuerung 14 den Meßwert überwacht, möglich, einen Aufbau bereitzustellen, daß in einer Stufe bevor eine Beschädigung oder eine entgegengesetzte Drehung der Platte auftritt, ein Signal einer derartigen Beschädigung oder einer entgegengesetzten Drehung detektiert werden kann. Somit ist es möglich, eine Steuerung durchzuführen, durch die ein Federzustand, der aus einer Beschädigung, einer entgegengesetzten Drehung oder dergleichen der Platte hervorgerufen wird, vermieden werden kann bevor sie auftreten, was im Stand der Technik schwierig war.

Wenn beispielsweise der Fehler des durch den CLV-Geschwindigkeitszähler 33 gemessenen CLV-Geschwindigkeitswertes einen vorbestimmten Bereich (beispielsweise ±50%) überschreitet, wird eine Anlaufsteuerung des Elektromotors mit einem vorher eingestellten Anlaufpegel durchgeführt, bis der Fehler des CLV-Geschwindigkeitswertes innerhalb eines bestimmten Bereiches (beispielsweise ±30%) liegt. Dann wird, wenn detektiert wird, daß der Fehler innerhalb des Bereiches liegt, eine Steuerung zur Rückkehr zu einer stetigen Wiedergabe durchgeführt.

2-d. CLV-Zielvariationseinstellung durch Software.

Es ist weiterhin möglich, den Aufbau zur Variation des CLV-Zielwertes in dem CLV-Abtastmodus innerhalb des normalen Modus mit einer Software durchzuführen, die auf der Steuerung der Systemsteuerung 14 anstelle mittels Hardware, wie oben unter Bezug auf Fig. 3 beschrieben wurde, wie zum Beispiel eine CLV-Ziel variations-Einstellschaltung 35A basiert. In diesem Moment sollte beispielsweise der von der Systemsteuerung 14 erzeugte CLV-Zielwert dem Subtrahierer 34 eingegeben werden, während die CLV-Zielvariations-Einstellschaltung 35A weggelassen wird.

Somit wird ein Aufbau, in dem der CLV-Zielwert durch Software im Betrieb des CLV-Abtastmodus innerhalb des normalen Modus variiert wird, unter Bezug auf die Flußdiagramme der Fig. 10 und 11 erläutert. Die Verarbeitungsschritte, die in den Fig. 10 und 11 dargestellt sind, werden durch die Systemsteuerung 14 ausgeführt. Weiterhin wird eine darauffolgende Verarbeitung unter der Annahme beschrieben, daß der Elektromotor 2 zur Drehbewegung gestartet wird, als Beispiel für eine Situation, in der der CLV-Abtastmodus angenommen wird.

Wenn beispielsweise reflektiert wird, daß ein Betriebsschritt zur Wiedergabe einer Platte in dem Betriebsabschnitt 15 ausgehend von dem angehaltenen Zustand der Platte ausgeführt wurde, dann geht die Systemsteuerung 14 mit ihrer Steuerung in den in Fig. 10 dargestellten Schritt S100 über, in dem sie einen Zeitmeßwert TIME eines internen Timers auf 0 zurücksetzt. Dann führt in Schritt S101 die Systemsteuerung 14 eine Steuerung zum Anlegen einer Anlaufspannung mit einem vorbestimmten Pegel zum zwangsweisen Antreiben des Elektromotors 2 aus, damit dieser während einer vorbestimmten Zeitdauer rotiert. Kurz gesagt wird ein sogenannter Elektroanlaufschritt durchgeführt, und als Ergebnis des Betriebsschrittes startet der Elektromotor seine Rotation. Es ist anzumerken, daß nachdem die Durchführung des Elektroanlaufs während der vorbestimmten Zeitdauer beendet ist, sich der Elektromotor 2 sich beispielsweise in einem Zustand befindet, in dem seine inerte Rotation im Standby fortdauert, bis eine CLV-Steuerung durchgeführt wird.

Nachdem die Verarbeitung im Schritt S101 beendet ist, gibt die Systemsteuerung 14 einen Befehl zum Einschalten des Fokussierungsservos im Schritt S102 aus. Folglich führt das Fokussierungsservo-Schaltungssystem, das die Optiksystem-Servoschaltung 12 (vergleiche Fig. 2) umfaßt, eine Fokussierungssteuerung durch, bis eine Fokussierungsservo-Schleifensteuerung von der Fokussierungssuchsteuerung begonnen wird. In diesem Zustand führt die Systemsteuerung das im Schritt S103 eine Entscheidung durch, ob ein Zustand erreicht ist, in dem eine Fokussierungs servosteuerung durchgeführt wird oder nicht. Wenn entschieden wird, daß ein Zustand erreicht wurde, in dem eine Servosteuerung durch die geschlossene Fokussierungs servoschleife durchgeführt wird, dann geht die Steuerung zu Schritt S104 über. Im Schritt S104 gibt die Systemsteuerung 14 einen Befehl zum Einschalten des Spurnachlaufservos aus. Folglich beginnt das Spurnachlauf-Servoschaltungssystem in der Optiksystem-Servoschaltung 12 einer Spurnachlauf-Servosteuerung. Als Ergebnis kann ein Zustand, in dem ein Auslesen eines auf der Platte 1 aufgezeichneten Signales durch den optischen Kopf 3 durchgeführt werden kann, aufgebaut werden.

Im Schritt S105 entscheidet die Systemsteuerung 14, ob das Verriegelungssignal S.LOCK mit einem H-Pegel ausgegeben wird, das heißt, ob sich die PLL-Schaltung in einem verriegelten Zustand befindet oder nicht. Es ist anzumerken, daß wenn die PLL-Schaltung sich nicht in einem verriegelten Zustand befindet, das heißt wenn das Verriegelungssignal S.LOCK = L ist, wird in der Verarbeitungsstufe bis zu diesem Punkt die Schaltungsform des PLL-Schaltungssystemes 25B der Gestalt gebildet, daß es eine automatische Einstellung der VCO-Mittenfrequenz durchführt, wobei das Schaltungssystem des FCO-Zählers 45 verwendet wird, wie in Bezug auf Fig. 4 beschrieben wurde.

Wenn im Schritt S105 entschieden wird, daß die Rotationsgeschwindigkeit des Elektromotors 2, der durch die vorhergehende Elektroanlaufverarbeitung (S101) gedreht wird, in dem geeigneten Bereich entsprechend dem Ansprechbereich der PLL-Schaltung ist, sich die PLL-Schaltung bereits in einem verriegelten Zustand befindet und das Verriegelungssignal S.LOCK = H ist, dann geht die Steuerung zu Schritt S111 über, in der der Zeitmeßwert TIME auf "0" zurückgesetzt wird, wonach die Steuerung zu Schritt S112 übergeht.

Im Schritt S112 wird eine Steuerverarbeitung für einen Wiedergabeschritt entsprechend dem gewöhnlichen Betriebsmodus unter der Bedingung durchgeführt, daß die PLL-Schaltung verriegelt ist, und die Steuerung geht zu Schritt S105 nach jeder vorbestimmten Zeitdauer über, um den Zustand der PLL-Schaltung zu überwachen. Es ist anzumerken, daß der Entscheidungs-Verarbeitungsschritt über den verriegelten Zustand der PLL-Schaltung im Schritt S105 und im Schritt S202, der weiter unten erläutert wird, ebenfalls durch detektieren des Zustandes von beispielsweise dem Signal GFS durchgeführt werden kann, das von der Synchronizitäts-Detektionsschaltung 26 eingegeben wird, da das Verriegelungssignal S.LOCK Übereinstimmung mit dem Signal GFS erzeugt wird, wie oben beschrieben wurde.

Demgemäß wird, so lange die PLL-Schaltung verriegelt ist, der gewöhnliche Betriebsmodus in Übereinstimmung mit dem Wiedergabemodus durch die Schleifenverarbeitung der Schritte S111 → S112 → S105 unabhängig davon fortgeführt, ob der gegenwärtige Modus der normale Modus oder der weite Modus ist.

Andererseits geht, wenn ein Fehlerzustand, wie zum Beispiel ein Fehler im Servo oder ein Ausfall eines Signales während einer langen Periode durch irgendeine Störung oder dergleichen während der Wiedergabe bewirkt wird und die PLL-Schaltung aus dem verriegelten Zustand bringt, die Steuerung vom Schritt S105 zum Schritt S106 über.

Wenn im Schritt S105 entschieden wird, daß die PLL-Schaltung nicht verriegelt ist, dann wird die Verarbeitung in den Schritten S106 → S107 → S105 für eine vorbestimmte Anzahl von Malen durchgeführt. Wenn die PLL-Schaltung als Ergebnis der Verarbeitung innerhalb der vorbestimmten oder einer geringen Anzahl von Malen in ihren verriegelten Zustand zurückkehrt und den gewöhnlichen Betriebsmodus einnimmt, wird der Wert TIME im Schritt S111 auf 0 zurückgesetzt, wonach die Steuerung zu Schritt S112 übergeht. Wenn andererseits, sogar nach dem die obenbeschriebene Verarbeitung eine Anzahl von Malen durchgeführt wird, die größer als die vorbestimmte Anzahl ist, die Rotationsgeschwindigkeit des Elektromotors 2 weiterhin ungenügend bleibt und die PLL-Schaltung nicht verriegelt wird, wodurch es unmöglich wird, zu einem gewöhnlichen Betrieb überzugehen, so geht die Steuerung vom Schritt S107 zum Schritt S108 über. Im Schritt S108 wird bestimmt, ob der normale Modus oder der weite Modus als der Wiedergabemodus für das CD-Abspielgerät gegenwärtig eingestellt ist. Das Moduseinstellen wird von einem Benutzer durchgeführt, der den Bedienungsabschnitt 15 bedient, um einen der zwei Modi auszuwählen.

Wenn in Schritt S108 entschieden wird, daß der gegenwärtige Wiedergabemodus der normale Modus ist, wird eine Verarbeitung in dem CLV-Abtastmodus entsprechend dem normalen Modus im Schritt S109 durchgeführt. Die Verarbeitungsroutine in dem Schritt S 109 wird im folgenden unter Bezug auf Fig. 11 erläutert.

Wenn andererseits bestimmt wird, daß der gegenwärtige Wiedergabemodus der weite Modus ist 37477 00070 552 001000280000000200012000285913736600040 0002019853449 00004 37358, dann wird eine Verarbeitung für den CLV-Abtastmodus in dem weiten Modus im Schritt S 110 durchgeführt. Die Verarbeitungsroutine im Schritt S110 wird im folgenden beschrieben.

In der in Fig. 11 dargestellten Routine werden die Betriebsschritte durch die Systemsteuerung 14 anstelle der CLV-Zielvariations-Einstellschaltung 35A durch geführt, die oben unter Bezug auf Fig. 9 erläutert wurde. Hier wird angenommen, daß die Informationen zumindest des Maximalwertes (900 KHz) und des Minimalwertes (750 KHz) des CLV-Zielwertes in der Systemsteuerung 14 im vorneherein eingestellt werden.

In der in Fig. 11 dargestellten Verarbeitung wird der dem Subtrahierer 34 einzugebende CLV-Zielwert (der in Fig. 11 als CLVTG bezeichnet ist) zuerst im Schritt S201 auf den Maximalwert eingestellt. Dann wird in Schritt S202 eine Entscheidung getroffen, ob die PLL-Schaltung verriegelt ist oder nicht.

Wenn im Schritt S202 entschieden wird, daß die PLL-Schaltung verriegelt ist, geht die Steuerung zum Schritt S210 über, in dem der letzte CLV-Zielwert, wenn die Organisationssteuerung des CLV-Zielwertes gestoppt wird und die PLL-Schaltung verriegelt wird, gespeichert wird, wonach die Steuerung zum Schritt S105 zurückkehrt, der in Fig. 10 dargestellt ist. Folglich wird, soweit die PLL-Schaltung in einem verriegelten Zustand bleibt, der Betriebsablauf in dem gewöhnlichen Betriebsmodus durch die Schleifenverarbeitung der Schritte S111 → S112 → S105 durchgeführt.

Wenn andererseits im Schritt S202 entschieden wird, daß die PLL-Schaltung nicht verriegelt ist, so geht die Steuerung zu Schritt S203 über, in dem entschieden wird, ob der Zählmodus des CLV-Zielwertes momentan der Aufwärtszählmodus ist oder nicht. Es ist anzumerken, daß wenn die Steuerung zum Schritt S203 übergeht, nach dem die Verarbeitung in den Schritten S201 → S202 durch geführt wurde, angenommen wird, daß der Abwärtszählmodus eingestellt ist.

Wenn im Schritt S203 entschieden wird, daß der Zählmodus des CLV-Zielwertes der Aufwärtszählmodus ist, geht die Steuerung zu Schritt S204 über, in dem der CLV-Zielwert um eine Stufe erhöht wird, wonach die Steuerung zum Schritt S206 übergeht. Wenn andererseits entschieden wird, daß der Zählmodus der Abwärtszählmodus ist, dann wird der CLV-Zielwert im Schritt S205 um eine Stufe verringert, wonach die Steuerung zum Schritt S206 übergeht.

Im Schritt S206 wird entschieden, ob der gegenwärtige CLV-Zielwert der Maximalwert ist oder nicht. Wenn der CLV-Zielwert gegenwärtig der Maximalwert ist, so geht die Steuerung zu Schritt S207 über, in dem der Zählmodus in den Abwärtsmodus geändert wird, wonach die Steuerung zu Schritt S202 zurückkehrt. Wenn andererseits entschieden wird, daß der CLV-Zielwert nicht den Maximalwert erreicht hat, geht die Steuerung zu Schritt S208 über, in dem entschieden wird, ob der CLV-Zielwert den Minimalwert erreicht hat oder nicht. Wenn dann entschieden wird, daß der CLV-Zielwert den Minimalwert erreicht hat, geht die Steuerung zum Schritt S209 über, so daß die Steuerung zu Schritt S202 zurückkehrt, nach dem das Umschalten in den Aufwärtszählmodus durchgeführt wurde. Wenn andererseits ein negatives Ergebnis im Schritt S208 erhalten wird, kehrt die Steuerung zum Schritt S202 zurück, während der gegenwärtige Zählmodus aufrechterhalten wird.

Wenn die obenbeschriebenen Betriebsschritte durchgeführt werden, wird eine der CLV-Zielvariations-Einstellschaltung 35A, die unter Bezug auf Fig. 3 erläutert wurde, äquivalenter Betriebsablauf als Verarbeitungsablauf der Systemsteuerung 14 durchgeführt.

Es ist anzumerken, daß in den obenbeschriebenen Verarbeitungsschritten zwischen dem Aufwärtszählmodus und dem Abwärtszählmodus auf der Basis eines Ergebnisses der Messung der EFM-Pitlänge in Übereinstimmung mit dem Aufbau mittels Hardware, wie er unter Bezug auf Fig. 9 erläutert wurde, durchgeführt werden kann.

2-e. Betrieb im weiten Modus

Im folgenden wird der Betrieb der PLL/CLV-Servoschaltung 25 in dem stoßfesten Modus (weiten Modus) zusätzlich erläutert. In dem stoßfesten Modus wird das Auslesen eines Signals von einer Platte, die Signalverarbeitung in der Signalverarbeitungs schaltung 7 und das Einschreiben von Daten in den RAM 9 mit einer bestimmten Datenübertragungsrate durchgeführt, die im wesentlichen höher als eine der einfachen Geschwindigkeit entsprechende Rate ist, um Daten in dem RAM 9 zu akkumulieren und das Auslesen der Daten aus dem RAM 9 wird mit einer gewöhnlichen Rate entsprechend der der einfachen Geschwindigkeit entsprechenden Rate durchgeführt, so daß Wiedergabedaten ohne Unterbrechung ausgegeben werden können, wodurch eine stoßfeste Funktion erreicht wird. Dann wird in dem vorliegenden Ausführungsbeispiel, um die stoßfeste Funktion zu verstärken, als Betrieb der PLL/CLV-Servoschaltung 25 ein Betriebsablauf für den "weiten Modus" dergestalt durchgeführt, daß eine Erweiterung des Ansprechbereiches und des Verriegelungsbereiches der PLL-Schaltung erreicht werden kann, wie oben erläutert wird.

Dabei wird das Führungsrahmen-Taktsignal RFCK als ein Frequenzsignal, das durch RFCK = n×RFCK dargestellt wird, in entsprechender Beziehung zu der Tatsache gebildet, daß die CLV-Geschwindigkeit auf die n-fache Geschwindigkeit (n < 1) eingestellt wird. Weiterhin wird dazu entsprechend die Oszillationsfrequenz des VCO 44 ebenfalls dergestalt eingesetzt, daß eine n-fache Frequenz in Bezug auf die des normalen Modus erreicht wird. Demgemäß wird ebenfalls die Frequenz des Signales PLCK in dem Breitenmodus als PLCK = n×PLCK dargestellt.

Als Schaltzustand der Schalter in dem weiten Modus wird der Schalter SW2 auf die Seite des Anschlusses T.W mit einem Modus-Umschaltsignal S.NW entsprechend dem weiten Modus umgeschaltet. Folglich wird das Ausgangssignal der PLL-Zielvariations schaltung 39 dem Subtrahierer 46 des PLL-Schaltungssystems 25B eingegeben. Kurz gesagt wird in dem Automatikeinstell-Schaltungssystem für die mittlere Frequenz des VCO 44 des PLL-Schaltungssystems 25B Informationen über die durch den CLV-Geschwindigkeitszähler 33 gemessene EFM-Signalfrequenz als PLL-Zielwert dem Subtrahierer 46 zugeführt.

Weiterhin wird der Schalter SW5 dergestalt gesteuert, daß er mit dem Modus-Umschaltsignal S.NW entsprechend dem weiten Modus eingeschaltet wird, um zu ermöglichen, daß das Ausgangssignal der PCI-Schaltung 50 dem Anschluß T.L des Schalters SW3 zugeführt wird.

Weiterhin werden die Schaltzustande der Schalter SW1 und SW4, die mit dem Verriegelungssignal S.LOCK gesteuert werden, ähnlich denen des normalen Modus.

Weiterhin wird in dem weiten Modus in dem CLV-Servoschaltungssystem 25A der CLV-Zielwert des vorbestimmten festen Wertes von der CLV-Zieleinstellschaltung 35 dem Subtrahierer 34 ausgegeben. Kurz gesagt wird sogar bei einem CLV-Abtastschritt, der im folgenden erläutert wird, der CLV-Zielwert nicht variabel gesteuert, wie in dem normalen Modus. Folglich wird in dem weiten Modus in dem CLV-Servoschaltungssystem 25A die Rotationsgeschwindigkeit des Elektromotors 2 dergestalt gesteuert, daß ein Konvergenzzustand, in dem die von dem CLV-Geschwindigkeitszähler 33 ausgegebene CLV-Geschwindigkeitsinformation mit dem CLV-Zielwert des obenbeschriebenen festen Wertes zusammenfällt, erhalten werden.

Weiterhin wird, wenn die PLL-Schaltung in dem weiten Modus nicht verriegelt ist, das Phasenfehlersignal CLV-P des festen Wertes von "0" dem Addierer 36 eingegeben.

Unter der Annahme, daß eine derartige Schaltungsform, wie oben beschrieben wurde, in der PLL/CLV-Servoschaltung 25 ausgebildet ist, wird ein CLV-Abtastschritt des CLV-Servoschaltungssystemes 25A, der im Betriebsschritt zum Verriegeln der PLL-Schaltung ist, in dem weiten Modus im folgenden erläutert.

Hier wird beispielsweise in einem Zustand, in dem die PLL-Schaltung nicht verriegelt ist, wenn die Rotationsgeschwindigkeit der Platte den durch die CLV-Zieleinstell schaltung 35 eingestellten festen Wert nicht erreicht, in dem PLL-Schaltungssystem 25B eine automatische Einstellung der mittleren Frequenz zum Steuern des VCO 44, um mit der mittleren Frequenz zu konvergieren, nur durch die Schleife durchgeführt, in der das Frequenzfehlersignal S.FC auf der Seite des FCO-Zählers 45 zurückgeführt wird.

Jedoch ist in dem weiten Modus der mit dem Ausgangssignal des FCO-Zählers 45 durch den Subtrahierer 46 zu vergleichende PLL-Zielwert des Ausgangssignales der PLL-Zielvariationsschaltung 39, wie oben erläutert wurde. Hier empfängt die PLL-Zielvariationsschaltung 39 den EFM-Signalfrequenzwert des CLV-Geschwindig keitszählers 33 und variiert den PLL-Zielwert beispielsweise in einer Periode von RFCK/64 in Übereinstimmung mit dem Verhältnis zwischen dem vorbestimmten gewünschten Wert, der durch das Ausgangssignal des FCO-Zählers 45 angezielt wird, und dem CLV-Zielwert. Es ist anzumerken, daß das Variieren des PLL-Zielwertes im folgenden erläutert wird.

Der PLL-Zielwert, in Bezug auf den Frequenzmeßwert des FCO-Zählers 45 erreicht werden soll, ist ein Frequenzwert, der auf dem gegenwärtigen EFM-Signalfrequenzwert basiert, wie oben beschrieben wurde, und die Oszillationsfrequenz des VCO 44 wird mit dem Frequenzfehlersignal S.FC gesteuert, das auf der Basis des PLL-Zielwertes erzeugt wird. Folglich wird der VCO 44 dergestalt konvergiert, daß er auf eine VCO-Frequenz fixiert wird, die auf den gegenwärtigen EFM-Signalfrequenzwert verriegelt ist, oder eine minimale Frequenz fixiert wird, die von den Eigenschaften des D/A-Umsetzers 49, des Addierers 43 und des VCO 44 abhängt. Dabei führt das CLV-Servoschaltungssystem 25A einen Betriebsschritt zur Steuerung der Rotations geschwindigkeit des Elektromotors 2 unter der Verwendung des CLV-Zielwertes oder eines festen Wertes als angezielter Wert durch. Dabei führt das PLL-Schaltungs system 25B eine automatische Einstellung der mittleren Frequenz des VCO durch, wie oben beschrieben wurde, und wartet, bis die Rotationsgeschwindigkeit des Elektromotors 2 ansteigt, bevor die PLL-Schaltung verriegelt wird.

Die oben beschriebene Betriebsbedingung beim Entriegeln kann als Zustand betrachtet werden, in dem die Oszillationsfrequenz des VCO 44 so gesteuert wird, daß sie beispielsweise die gegenwärtige Plattenrotationsgeschwindigkeit annähert.

Folglich wird beispielsweise wenn angenommen wird, daß der Frequenz variationsbereich des Frequenzsignales PLCK, das durch die Teilung der Oszillations frequenz des VCO 44 durch zwei erhalten wird, von 2 MHz bis 30 MHz reicht, in dem vorliegenden Ausführungsbeispiel die PLL-Schaltung zu einem Zeitpunkt, bei dem 2 MHz, das die Minimalfrequenz des Signales PLCK ist, erhalten wird, verriegelt, um das Auslesen eines Signales zu ermöglichen. In anderen Worten ist das Nachfahren durch die PLL-Schaltung ab der Ansprechstufe des CLV-Servos möglich.

Wenn beispielsweise angenommen wird, daß eine Wiedergabe mit doppelter Geschwindigkeit durchgeführt wird ist, da die PLL-Schaltung keinen verriegelten Zustand erreicht, bis die Frequenz des Signales PLCK 4,3218 MHz×2 erreicht, eine Zeitdauer von ungefähr 4 Sekunden im Stand der Technik erforderlich, beispielsweise bis ein Signalauslesen ermöglicht wird, nachdem die Rotation des Elektromotors 2 gestartet wird. Im Gegensatz dazu wird in dem vorliegenden Ausführungsbeispiel das Auslesen eines Signales innerhalb von etwa einer Sekunde ermöglicht.

Weiterhin kann, wenn die PLL-Schaltung wieder verriegelt werden soll, beispielsweise nach einem Spurüberspringen, wenn ein CLV-Abtasten durchgeführt wird, wie es oben beschrieben wurde, die PLL-Schaltung dergestalt konvergiert werden, daß sie der Plattengeschwindigkeit etwa 100 mal so schnell wie im Stand der Technik folgt. Das resultiert aus der Tatsache, daß, während nur die Rotationsgeschwindigkeit des Elektromotors 2 im Stand der Technik ein variabel steuerbarer Faktor ist, da der PLL-Zielwert fest ist, in dem vorliegenden Ausführungsbeispiel die Oszillationsfrequenz des VCO 44 dergestalt gesteuert wird, daß sie der gegenwärtigen Geschwindigkeit des Elektromotors 2 entsprechend der EFM-Signalfrequenz durch die Arbeitsschritte des Mittelfrequenz-Automatikeinstellsystems der PLL-Schaltung folgt.

Wenn der Übergang von einem Zustand, in dem die PLL-Schaltung nicht verriegelt ist, zu einem anderen Zustand, in dem die PLL-Schaltung verriegelt ist, wenn die EFM-Signalfrequenz mit der PLCK-Periode zusammenfällt und die Rahmensynchronisierung in korrekter Weise durch die Synchronizitäts-Detektionsschaltung 26 detektiert wird auf die oben beschriebene Weise durchgeführt wird, wird das von der Systemsteuerung 14 auszugebende Verriegelungssignal S.LOCK mit dem H-Pegel ausgegeben.

Folglich wird der Schalter SW3 von dem Anschluß T.UL zu dem Anschluß T.L umgeschaltet. Weiterhin wird der Schalter SW4 eingeschaltet. Es ist anzumerken, daß der Schalter SW1 in dem weiten Modus fest an dem Anschluß T.UL (Seite des festen Wertes "0") angeordnet ist.

Folglich wird eine CLV-Steuerung des Elektromotors 2 durch das CLV-Servoschaltungssystem auf der Basis des Geschwindigkeitsfehlersignales CLV-S kontinuierlich ausgehend von dem entriegelten Zustand durchgeführt.

Weiterhin wird in dem PLL-Schaltungssystem 25B das der Integrationsschaltung 48 durch den Schalter SW3 auszugebende Signal von der Seite des FCO-Zählers 45 zu dem Weit-Verriegelungsschaltungssystem der Seite der PCI-Schaltung 50 umgeschaltet. Weiterhin wird das auf der Basis des Detektionsausgangssignales der analogen PCO-Schaltung 41 erhaltene Federsteuersignal S.E dem Addierer 43 durch den Schalter SW4 zugeführt.

In einem Zustand, in dem die PLL-Schaltung verriegelt ist, entspricht das Phasenfehlersignal S.PC, das durch Integration des Detektionsausgangssignales der Phasenfeder-Tieffrequenzkomponenten der PCI-Schaltung 50 mittels der Integrationsschaltung 48 erhalten wurde, einer Frequenzfehlerinformation des EFM-Signales in Bezug auf das Frequenzsignal PLCK. Folglich wird zu einem Zeitpunkt, an dem das Ausgangssignal des Schalters SW3 von der Seite des FCO-Zählers 45 zu dem System der Seite der PCI-Schaltung 50 umgeschaltet wird, ein Zustand erhalten, in dem der letzte Wert des Frequenzfehlersignales S.FC, das bis dahin von der Seite des FCO-Zählers 45 zugeführt wurde, von dem Phasenfehlersignal S.PC nachfolgt.

Nachdem die PLL-Schaltung durch den oben beschriebenen Betriebsablauf in einen verriegelten Zustand gebracht wurde, wird die Oszillationsfrequenz des VCO 44 mit einem Spannungswert gesteuert, der durch Addition durch den Addiere 43 des Phasenfedersignales S.PC, das durch den D/A-Umsetzer 49 auf der Basis des Ausgangssignales des Weit-Verriegelungsschaltungssystemes der Seite der PCI-Schaltung 50 erhalten wird, und des Fehlersteuersignales S.E erhalten wird, das ein Detektionsausgangssignal der analogen PCO-Schaltung 41 ist.

Dabei ist das Phasenfehlersignal S.PC (Ausgangssignal des D/A-Umsetzers 49), das auf der Basis des Ausgangssignales der PCI-Schaltung 50 erhalten wurde, eine Phasen-Tieffrequenzkomponente mit einer Funktion zum Bestimmen der mittleren Frequenz des VCO 44, um der EFM-Signalfrequenz zu folgen. Andererseits ist das Phasen vergleichsergebnis, das das Detektionsausgangssignal der analogen PCO-Schaltung 41 ist, auf dem das Federsteuersignal S.E basiert, eine Phasen-Hochfrequenzkomponente. Demgemäß dienen nur die Eigenschaften des D/A-Umsetzers 49 und des Addierers 44 und der Frequenzvariationsbereich des VCO 44 als Faktoren, die den Verriegelungsbereich und den Ansprechbereich in dem PLL-Schaltungssystem 25B festlegen. Als Ergebnis können der Verriegelungsbereich und der Ansprechbereich zu Bereichen erweitert werden, die durch die oben erwähnten Bestimmungsfaktoren begrenzt sind.

Hier ist in den Fig. 13A bis 13C der Betriebsablauf der PLL/CLV-Servoschaltung 25 in dem oben beschriebenen Weitenmodus in Bezug auf das CLV-Steuersignal, das ein von dem CLV-Servoschaltungssystem 25A dem Motorantrieb zuzuführendes Antriebsausgangssignal ist, das Frequenzfehlersignal S.FC/Phasenfehlersignal S.PC und das Verriegelungssignal S.LOCK beschrieben.

Beispielsweise wird angenommen, daß ein Betriebsablauf zum Starten der Rotation des Elektromotors 2 zur Zeit t0 gestartet wird. In diesem Moment weist, da die PLL-Schaltung nicht verriegelt ist, das Verriegelungssignal S.LOCK den L-Pegel auf, wie in Fig. 13C dargestellt ist. In diesem Zustand arbeitet in dem PLL-Servoschaltungssystem 25A nur das System der Seite des FCO-Zählers 45 und die VCO-Oszillationsfrequenz wird beispielsweise mit dem in Fig. 13B dargestellten Frequenzfehlersignal S.FC gesteuert. Weiter wird in diesem Anfangszustand, da die Rotationsgeschwindigkeit des Elektromotors 2 sich beträchtlich von dem CLV-Zielwert unterscheidet, ein CLV-Steuersignal mit einem vergleichsweise hohen Pegel, wie in Fig. 13A zu sehen ist, zugeführt, um die Plattenrotationsgeschwindigkeit zu erhöhen.

Nach der Zeit t0 wird der Betriebsablauf für den oben beschriebenen CLV-Abtastmodus durchgeführt und wenn die PLL-Schaltung in einen verriegelten Zustand gebracht wird, ändert sich das Verriegelungssignal S.LOCK, das in Fig. 13 dargestellt ist, auf den H-Pegel. Folglich arbeitet, wie oben beschrieben ist, das PLL-Schaltungssystem 25A dergestalt, daß es ein Umschalten von einem Zustand, in dem das System der Seite des FCO-Zählers 45 aktiviert ist, zu einem anderen Zustand durchführt, in dem das System der Seite der PCI-Schaltung 50 aktiviert ist. Dann wird, wie in Fig. 13B gezeigt ist, das dem Addierer 43 einzugebende Signal dergestalt in das Phasenfehlersignal S.PC umgeschaltet, daß der letzte Wert des Frequenzfehlersignales S.FC übernommen wird.

Danach wird, wie aus den Pegelübergängen des CLV-Steuersignales von Fig. 13A und dem Phasenfehlersignal S.PC von Fig. 13B zu erkennen ist, eine CLV-Steuerung dergestalt durchgeführt, daß eine Übereinstimmung mit dem CLV-Zielwert des CLV-Servoschaltungssystems 25A erreicht werden kann, während das PLL-Schaltungssystem 25B dergestalt gesteuert wird, daß die Oszillationsfrequenz des VCO 44 gleich der mittleren Frequenz des stetigen Zustandes ist, während der verriegelte Zustand aufrechterhalten wird.

Beispielsweise wird, wenn der Betriebsablauf in dem weiten Modus des PLL-Schaltungssystems 25, das nicht das die PCI-Schaltung 50 umfassende Weit-Verriegelungssystem des vorliegenden Ausführungsbeispiels aufweist, in Betracht gezogen wird, ein Ansprech-Steuerungsbetriebsschritt auf der Basis des Frequenzfehlersignales S.FC durchgeführt, das durch das System auf der Seite des FCO-Zählers 45 erhalten wird. Somit kann eine Erweiterung des Einfangbereiches durch den oben beschriebenen Betriebsablauf realisiert werden.

Da jedoch das Ausgangssignal S.E der analogen PCO-Schaltung 41 und das Detektionsausgangssignal S.PC der Seite des FCO-Zählers 45 verschiedene Phasen aufweisen, wenn die PCI-Schaltung 50 nicht vorgesehen ist, falls die PLL-Schaltung verriegelt ist, wird nur ein Verfahren zum Speichern des letzten Wertes des Frequenz fehlersignales S.FC, das das Detektionsausgangssignal der Seite des FCO-Zählers 45 ist, zu einem Zeitpunkt, an dem die PLL-Schaltung verriegelt wird und der gespeicherte Wert des Frequenzfehlersignales S.FC als Offsetkomponente dem Fehlersteuersignal S.E der analogen PCO-Schaltung 41 addiert wird, durchgeführt. Da das Frequenzfehlersignal S.FC in diesem Moment ein fester Wert ist und nicht der EFM-Signalfrequenz nachfolgend variiert, ist die Erweiterung des Verriegelungsbereiches schwierig.

Im Gegensatz dazu kann in dem vorliegenden Ausführungsbeispiel, da das durch den Betrieb der PCO-Schaltung 50 erhaltene Ausgangssignal dem Ausgangssignal der analogen PCO-Schaltung 41 addiert wird, wie oben beschrieben wurde, die mittlere Frequenz des VCO 44 variabel gesteuert werden, so daß sie der EFM-Signalfrequenz folgt.

Folglich wird als Verarbeitungsablauf der Systemsteuerung 14 im oben beschriebenen weiten Modus eine variable Steuerungsverarbeitung des PLL-Zielwertes der PLL-Zielvariationsschaltung 39 im Prinzip unter Bezug auf die Fig. 10 und 12 erläutert.

Sogar in dem weiten Modus wird beispielsweise wenn ein Verarbeitungsschritt nach dem Start der Rotation des Elektromotors 2 oder unmittelbar nachdem der verriegelte Zustand der PLL-Schaltung durch einen Fehler im Servo, den Ausfall eines Signales oder dergleichen verloren wird, eine Verarbeitung in den Schritten S100 bis S108 als Verarbeitungsbetriebsschritte durchgeführt, die in Fig. 10 dargestellt sind. Es ist anzumerken, daß, da die in Fig. 10 dargestellten Verarbeitungsschritte bereits als Betriebsschritte in dem normalen Zustand beschrieben wurden, eine nochmalige Beschreibung von ihnen hier nicht erfolgt, um Wiederholungen zu vermeiden. Jedoch ist in dem weiten Modus, da der CLV-Zielwert fest ist, das CLV-Servoschaltungssystem in einem Zustand, in dem eine CLV-Steuerung dergestalt durchgeführt werden kann, daß eine Konvergenz zu dem CLV-Zielwert erreicht wird.

Wenn in Schritt S108 von Fig. 10 entschieden wird, daß der gegenwärtige Modus der weite Modus ist, geht die Steuerung zum Schritt S110 über, in dem eine Verarbeitung für den CLV-Abtastmodus in dem weiten Modus ausgeführt wird.

Die CLV-Abtastverarbeitung in Schritt S110 ist so, wie als Verarbeitungsroutine von Fig. 12 dargestellt ist. In dieser Verarbeitungsroutine gibt die Systemsteuerung 14 ein Steuersignal SC2 aus, um die PLL-Zielvariationsschaltung 39 zu steuern, damit sie den von der PLL-Zielvariationsschaltung 39 auszugebenden PLL-Zielwert dergestalt variiert, wie im folgenden beschrieben wird.

In den Verarbeitungsschritten des CLV-Abtastmodus, der in Fig. 12 dargestellt ist, wird zuerst ein Schritt S301 der von der PLL-Zielvariationsschaltung 39 auszugebende PLL-Zielwert (der als PLLTG in Fig. 12 bezeichnet ist) auf den Maximalwert gesetzt.

Der Maximalwert des PLL-Zielwertes wird beispielsweise durch eine Einstellung eingestellt, bei der, wenn der Ausgangswert des CLV-Geschwindigkeitszählers 33, der der PLL-Zielvariationsschaltung 39 eingegeben wird, durch SDT gekennzeichnet ist, eines Maximalwertes für einen Koeffizienten k, mit dem Wert SDT multipliziert wird.

Weiterhin wird als Maximalwert des PLL-Zielwertes ein 900 KHz entsprechender Wert, der der Maximalwert des Variationsbereiches des oben beschriebenen CLV-Zielwertes ist, eingestellt. Weiterhin wird als Minimalwert des PLL-Targetwertes 750 KHz eingestellt, was der Minimalwert des Variationsbereiches des CLV-Zielwertes ist.

Danach führt die Systemsteuerung 14 im Schritt S302 eine Entscheidung durch, ob die PLL-Schaltung verriegelt ist oder nicht.

Wenn in Schritt 302, der oben beschrieben ist, entschieden wird, daß die PLL-Schaltung verriegelt ist, geht die Steuerung zum Schritt S105 von Fig. 10 über. Folglich wird, solange die PLL-Schaltung in einem verriegelten Zustand verbleibt, der gewöhnliche Betriebsmodus durch die Schleifenverarbeitung der Schritte S111 → S112 → 105 ausgeführt. Es ist anzumerken, daß in diesem Moment, da der gegenwärtige Modus der weite Modus ist, zu einem Zeitpunkt, an dem die Steuerung zu Schritt S105 übergeht, in dem PLL-Schaltungssystem 25B ein Umschalten von dem System der Seite des FCO-Zählers 85 zu dem Weit-Verriegelungs-Schaltungssystem der PCI-Schaltung 50 durchgeführt, wie oben beschrieben ist.

Andererseits geht, wenn im Schritt S302 entschieden wird, daß die PLL-Schaltung nicht verriegelt wird, die Steuerung zu Schritt S303 über, in dem entschieden wird, ob der Zählmodus des PLL-Zielwertes momentan der Aufwärtszählmodus ist. Es ist anzumerken, daß in der Anfangsstufe, in der die Steuerung zu Schritt 303 übergeht, nachdem die Verarbeitung der Schritte S301 → S302 durchgeführt wurde, der Abwärtszählmodus eingestellt ist.

Wenn im Schritt S303 entschieden wird, daß der Zählmodus der Aufwärtszählmodus ist, dann geht die Steuerung zu Schritt S304 über, in dem der Aufwärtszähl betriebsschritt durchgeführt wird.

In diesem Aufwärtszählbetriebsschritt wird beispielsweise, wie in Fig. 12 zu erkennen ist, der zur Variationsberechnung des PLL-Zielwertes verwendete Koeffizient k im Schritt S304 um eine Stufe auf einen vorbestimmten Wert inkrementiert. Dann wird in dem nächsten Schritt S306 der im Schritt S305 erhaltene Koeffizient k verwendet, um eine Multiplikation des Ausgangswertes SDT des CLV-Geschwindigkeitszählers 33 durchzuführen. Kurz gesagt, wird ein Aufwärtszählen durch Ausführen einer Aktualisierung des PLL-Zielwertes entsprechend

PLLTG = SDT×k

ausgeführt.

Es ist anzumerken, daß bei dem Zählbetriebsschritt in diesem Moment es lediglich erforderlich ist, den PLL-Zielwert für jeden geeigneten Schrittwert zwischen dem Maximalschritt und dem Minimalschritt entsprechend 750 KHz bis 900 KHz zu erhöhen oder zu verringern, die den Variationsbereich des oben beschriebenen CLV-Zielwertes bestimmen, und der Zählbetriebswert ist nicht auf die Verarbeitungsbetriebsschritte in den Schritten S304 → S306, wie oben beschrieben, oder der Schritte S305 → S306, die unten erläutert werden, beschränkt. Beispielsweise ist es ebenfalls möglich, eine gewichtete Berechnung für jeden Zählverarbeitungsschritt mit Koeffizienten zum Aufwärtszählen und Abwärtszählen durchzuführen, die in geeigneter Weise für den momentanen PLL-Zielwert eingestellt sind.

Wenn andererseits im Schritt S303 entschieden wird, daß der Zählmodus der Abwärtszählmodus ist, dann wird der Koeffizient k um einen Schritt des vorbestimmten Wertes im Schritt S305 verringert, wonach die Steuerung zum Schritt S306 übergeht, in dem der Ausgangswert SDT des CLV-Geschwindigkeitszählers 33 mit dem Koeffizienten k multipliziert wird, wodurch der PLL-Zielwert abwärtsgezielt wird.

Im Schritt S307 wird entschieden, ob der momentane PLL-Zielwert der Maximalwert ist und wenn der PLL-Zielwert der Maximalwert ist, dann geht die Steuerung zu Schritt S307 über, in dem der Zählmodus in den Abwärtszählmodus geändert wird, wonach die Steuerung zu Schritt S302 zurückkehrt. Andererseits geht, wenn entschieden wird, daß der PLL-Zielwert den Maximalwert nicht erreicht, die Steuerung zu Schritt S308 über, in dem entschieden wird, ob der PLL-Zielwert den Minimalwert erreicht oder nicht. Hier geht, wenn entschieden wird, daß der PLL-Zielwert den Minimalwert erreicht, die Steuerung zu Schritt S309 über, in dem ein Umschalten in den Aufwärtszählmodus durchgeführt wird, wonach die Steuerung zu Schritt S302 zurückkehrt. Andererseits kehrt, wenn ein negatives Resultat in Schritt S308 erhalten wird, die Steuerung zu Schritt S302 zurück, während der bis dahin geltende Zählmodus aufrechterhalten wird. Auf diese Weise ist es, obwohl in dem CLV-Abtastmodus in dem weiten Modus der CLV-Zielwert fest ist, da der PLL-Zielwert variiert wird, um ein Abtasten durchzuführen, beispielsweise möglich, daß der VCO 44 mit einer hohen Geschwindigkeit einen Zustand erreicht, in dem er mit dem Ausgangswert SDT des CLV-Geschwindigkeitszählers 33 verriegelt werden kann.

Es ist anzumerken, daß es hier auch möglich ist, zwischen dem Aufwärtszählmodus und dem Abwärtszahlmodus für den Koeffizienten k auf der Basis eines Ergebnisses einer Messung der EFM-Pitlänge ähnlich wie beim oben beschriebenen Abtasten des CLV-Zielwertes umzuschalten.

Da der Verriegelungsbereich und der Einfangbereich der PLL-Schaltung in dem weiten Modus auf die oben beschriebene Weise erweitert werden, beträgt, während die Stoßfestigkeitsstärke gegen Rotationsstörungen in bekannten Systemen ± 4 Rahmen beträgt, wenn das CD-Abspielgerät des vorliegenden Ausführungsbeispieles einen DRAM mit 4 Megabyte als Zwischenspeicher für den RAM 9 verwendet, die Stoßfestigkeitsstärke in dem weiten Modus ± 35.000 EFM Rahmen. Somit weist, solange der verriegelte Zustand der PLL-Schaltung nicht verloren wird, das CD-Abspielgerät 9000 mal die Stärke des bekannten Systems auf. Dann wird, während die Grenze, an der verriegelte Zustand der PLL-Schaltung im Stand der Technik verloren wird, ein Verriegelungsbereich von ungefähr ± 1 MHz ist, in dem vorliegenden Ausführungsbeispiel ein Verriegelungsbereich von ungefähr ± MHz erhalten. Demgemäß kann das CD-Abspielgerät der vorliegenden Erfindung Störungen der siebenfachen Stärke wie bekannte Systeme aushalten.

Weiterhin wird in dem vorliegenden Ausführungsbeispiel ein auf dem Signal PLCK basierendes Frequenzsignal, das durch Teilung der Oszillationsfrequenz des VCO 44 durch 2 erhalten wird, als Taktsignal für die Verarbeitung in der Signal verarbeitungsschaltung 7 verwendet. Von dieser werden nicht nur die EFM-Dekodierschaltung 22, sondern auch die Fehlerkorrektur-/Ent schachtelungs-Verarbeitungsschaltung 23 mit dem Signal PLCK versorgt. Es ist anzumerken, daß eine Zeitbasiskorrektur von Daten durch eine Schreib- und Lesesteuerung für den RAM durch die Speichersteuerung 8 durchgeführt wird.

Folglich ist der Rahmenjitterbereich bei der Fehlerkorrektur nicht erforderlich. Als Ergebnis kann, sogar bei einem minimalen Systemaufbau, bei dem ein RAM 24 mit einer Kapazität von beispielsweise ungefähr 16 Kilobit verwendet wird, eine PLL/CLV-Servoschaltung gestaltet werden, ohne daß ein Rahmenjitterbereich in Betracht gezogen wird. Kurz gesagt kann die CLV-Servobandbreite, für die ungefähr 20 Hz in bekannten Systemen erforderlich sind, ungefähr auf 1 Hz eingestellt werden, wodurch der Energieverbrauch des CLV-Servoschaltungssystem wesentlich verringert werden kann.

2-f. Wiedergabe mit variabler Geschwindigkeit

Während in der vorstehenden Beschreibung angenommen wurde, daß der von der CLV-Zieleinstellschaltung 35 ausgegebene CLV-Zielwert in dem weiten Modus ein fester Wert entsprechend der erforderlichen CLV-Geschwindigkeit ist, ist es in dem vorliegenden Ausführungsbeispiel möglich, eine Wiedergabe mit variabler Geschwindigkeit durch Variieren des von der CLV-Zieleinstellschaltung 35 ausgegebenen CLV-Zielwertes in einem Zustand durchzuführen, in dem das PLL-Schaltungssystem 25B die oben beschriebenen Betriebsschritte in dem weiten Modus durchführt.

Kurz gesagt variiert das PLL-Schaltungssystem 25B den CLV-Zielwert der CLV-Zieleinstellschaltung 35 auf einen Wert, der der erforderlichen CLV-Geschwindigkeit entspricht, in einem Zustand (verriegeltem Zustand) in dem der Verriegelungsbereich durch die oben beschriebenen Betriebsschritte in dem weiten Modus erweitert wird.

Da sichergestellt ist, daß der durch die Betriebsschritte des weiten Modus des vorliegenden Ausführungsbeispieles erhaltene Verriegelungsbereich in dem Bereich bleibt, der von den Eigenschaften des D/A-Umsetzers 49 und Addierers 43 und dem Frequenzvariationsbereich des VCO 44 abhängt, wenn das PLL-Schaltungssystem 25B als Ergebnis eines Betriebsablaufes in dem weiten Modus sich in einem weiten verriegelten Zustand befindet, konvergiert sogar wenn der CLV-Zielwert der CLV-Zieleinstellschaltung 35 variiert und eingestellt wird, das CLV-Servoschaltungssystem 25A dergestalt, daß die CLV-Geschwindigkeit, die dem CLV-Zielwert mit geändertem Objekt gehalten werden kann, während der verriegelte Zustand des PLL-Schaltungssystems 25B aufrechterhalten wird, wodurch ein Zustand erreicht wird, in dem ein Signal ausgelesen werden kann. Kurz gesagt kann während dem Signalauslesen die Wiedergaberate variiert werden, ohne daß das Auslesen angehalten wird.

Wenn jedoch eine eine große Breite für die Variationsschritte genommen wird, um den CLV-Zielwert auf den Objektwert zu bringen, kann hierdurch der Verriegelungsbereich der analogen PCO-Schaltung 41 verlassen werden, wodurch der verriegelte Zustand des PLL-Schaltungssystems 25B verloren geht. Somit muß die Variationsschrittgröße für den CLV-Targetwert dergestalt eingestellt werden, daß der verriegelte Zustand nicht verloren geht. In dem vorliegenden Ausführungsbeispiel wurde, obwohl ein maximaler Schrittbereich von 25% theoretisch erhalten wird, im praktischen Gebrauch eine maximale Schrittgröße von 2% oder weniger pro Step erhalten. Weiterhin kann das Variationszeitintervall zwischen den Schritten so eingestellt sein, daß die Nachfolgegeschwindigkeit der Plattenrotations-Geschwindigkeitssteuerung des CLV-Servoschaltungssystems 25A oder das von der Synchronizitäts-Detektionsschaltung 26 eingegebene Signal GFS nicht abfallen.

Beispielsweise hat im Falle eines CD-Abspielgerätes ein Audiowiedergabesignal, das durch eine Wiedergabe mit variabler Geschwindigkeit erhalten wird, eine Höhe (Tonhöhe) und eine Wiedergaberate, die durch ein Variationsverhältnis der Referenzrate variiert werden. Demgemäß kann ein durch eine Wiedergabe mit variabler Geschwindigkeit erhaltenes Wiedergabesignal für eine Tonart-Veränderungsfunktion bei Karaoke oder dergleichen verwendet werden. Wenn jedoch das Wiedergabesignal für eine Tonart-Veränderungsfunktion bei Karaoke oder dergleichen verwendet wird, ist für die Wiedergabegeschwindigkeit eine Wiedergabegeschwindigkeit erforderlich, die der Wiedergabe bei einer Referenzgeschwindigkeit entspricht. Verschiedene Techniken zum Zurückstellen der Wiedergabegeschwindigkeit auf eine Geschwindigkeit, die der Referenzgeschwindigkeit entspricht, während eine durch die Wiedergabe mit variabler Geschwindigkeit erhaltene Tonhöhe aufrechterhalten wird, sind vorgeschlagen worden, beispielsweise durch die Anmelderin, und eine geeignete dieser Techniken kann selektiv verwendet werden.

Es ist anzumerken, daß der Aufbau zum Realisieren des Betriebs im weiten Modus, der im obigen Ausführungsbeispiel beschrieben wurde, auch bei einer Wiedergabe vorrichtung verwendet wird, die zwar die Einstellung des weiten Modus nicht speziell erlaubt, jedoch eine Wiedergabe mit doppelter Geschwindigkeit ermöglicht.

Weiter wurde in dem obigen Ausführungsbeispiel eine CD-Abspielvorrichtung als Wiedergabevorrichtung beschrieben, die vorliegende Erfindung kann jedoch auch beispielsweise auf eine Wiedergabevorrichtung angewendet werden, die ein anderes Plattenmedium verwendet, dessen Plattenrotationssteuerung mit einer CLV durchgeführt wird. Dabei sind aufzuzeichnende Daten nicht auf ein EFM-Signal beschränkt. Weiterhin kann die vorliegende Erfindung auch dann in effektiver Weise angewendet werden, wenn ein lauflängenbegrenzter Code eines anderen Typs verwendet wird.

Obwohl ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung unter Verwendung spezieller Merkmale beschrieben wurde, dient diese Beschreibung nur erläuternden Zwecken und es ist anzumerken, daß Änderungen und Modifikationen durchgeführt werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen, wie er in den beigefügten Ansprüchen definiert ist.

Claims

1. Rotationssteuervorrichtung zum Steuern der Drehung einer Platte auf der Basis von lauflängenbegrenzten Codes, die von der Platte wiedergegeben werden, mit:
einer Empfangseinrichtung (12) zum Empfangen der von der Platte wiedergegebenen lauflängenbegrenzten Codes,
einer Referenzsignal-Erzeugungseinrichtung (31) zum Erzeugen einer Referenz frequenz,
einer Frequenzzähleinrichtung (33) zum Zählen einer Frequenz der von der Empfangs einrichtung (12) empfangenen lauflängenbegrenzten Codes in Bezug auf die Referenz frequenz von der Referenzsignal-Erzeugungseinrichtung (31),
einer variablen Frequenzeinstelleinrichtung (35) zum Einstellen einer oberen Grenzfrequenz und einer unteren Grenzfrequenz der lauflängenbegrenzten Codes auf der Basis der Wahrscheinlichkeit des Auftretens der von der Platte wiedergegebenen lauflängenbegrenzten Codes,
einer Verriegelungs-Entscheidungseinrichtung zum Entscheiden, ob ein in den lauflängenbegrenzten Codes enthaltenes Synchronisiersignal auf einer vorbestimmten Frequenz verriegelt ist oder nicht,
einer Frequenzvariationseinrichtung zum Variieren, wenn durch die Verriegelungs-Ent scheidungseinrichtung entschieden wird, daß das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, der vorbestimmten Frequenz dergestalt, daß diese einen durch die obere Grenzfrequenz und die untere Grenzfrequenz, die durch die variable Frequenzeinstelleinrichtung (35) eingestellt wurden, definierten Bereich durchläuft,
einer Vergleichseinrichtung (46) zum Vergleichen der durch die Frequenzzähl einrichtung (33) gezählten Frequenz der lauflängenbegrenzten Codes und der durch die Frequenzvariationseinrichtung für das Durchlaufen variierten Frequenz,
einer Speichereinrichtung zum Speichern der durch die Frequenzvariationseinrichtung für das Durchlaufen variierten Frequenz an einem Zeitpunkt, an dem durch die Verriegelungs-Entscheidungseinrichtung entschieden wird, daß ein Übergang von einem Zustand, in dem das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, zu einem anderen Zustand, in dem das Synchronisiersignal auf der vorbestimmten Frequenz verriegelt ist, auftritt,
einer Berechnungseinrichtung zum Berechnen eines Unterschiedes zwischen der durch die Frequenzzahleinrichtung (33) gezählten Frequenz der lauflängenbegrenzten Codes und der in der Speichereinrichtung gespeicherten Frequenz, und
einer Rotationsantriebs-Steuereinrichtung (13) zum Steuern des Rotationsantriebs der Platte auf der Basis der durch die Berechnungseinrichtung erhaltenen Unterschiedsinformation.

2. Rotationssteuervorrichtung gemaß Anspruch 1, wobei die Verriegelungs-Ent scheidungseinrichtung entscheidet, ob sich eine phasenstarre Regelkreisschaltung zum Entnehmen des in den lauflängenbegrenzten Codes enthaltenen Synchronisier signales in einem verriegelten Zustand befindet oder nicht.

3. Rotationssteuervorrichtung gemaß Anspruch 2, weiterhin mit einer Addiereinrichtung zum Addieren, zu einem Zeitpunkt, wenn durch die Verriegelungs-Entscheidungs einrichtung entschieden wird, daß der Übergang von dem Zustand, in dem das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, zu dem Zustand, in dem das Synchronisiersignal auf der vorbestimmten Frequenz verriegelt ist, auftritt, eines Phasenfehlersignales, das ein Resultat eines Phasenvergleiches zwischen einer Oszillationsfrequenz eines spannungsgesteuerten Oszillators, der die phasenstarre Regelkreisschaltung bildet, und der Referenzfrequenz ist, zu der Unterschieds information der Berechnungseinrichtung.

4. Wiedergabevorrichtung, die die Rotation einer Platte auf der Basis von lauflängen begrenzten Codes steuert, die von der Platte wiedergegeben werden, mit:
einer Wiedergabeeinrichtung (12) zum Wiedergeben der vorher auf der Platte aufgezeichneten lauflängenbegrenzten Codes,
einer Referenzsignal-Erzeugungseinrichtung (31) zum Erzeugen einer Referenzfrequenz,
einer Frequenzzähleinrichtung (33) zum Zählen einer Frequenz der von der Wiedergabeeinrichtung (12) wiedergegebenen lauflängenbegrenzten Codes in Bezug auf die Referenzfrequenz von der Referenzsignal-Erzeugungseinrichtung (31),
einer variablen Frequenzeinstelleinrichtung (35) zum Einstellen einer oberen Grenzfrequenz und einer unteren Grenzfrequenz der lauflängenbegrenzten Codes auf der Basis einer Wahrscheinlichkeit des Auftretens der von der Platte wiedergegebenen lauflängenbegrenzten Codes,
einer Verriegelungs-Entscheidungseinrichtung zum Entscheiden, ob ein in den lauflängenbegrenzten Codes enthaltenes Synchronisiersignal auf einer vorbestimmten Frequenz verriegelt ist oder nicht,
einer Frequenzvariationseinrichtung zum Variieren, wenn von der Verriegelungs-Ent scheidungseinrichtung entschieden wird, daß das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, der vorbestimmten Frequenz dergestalt, daß diese einen Bereich durchläuft, der durch die obere Grenzfrequenz und die untere Grenzfrequenz definiert ist, die durch die variable Frequenzeinstelleinrichtung (35) eingestellt wurden,
einer Vergleichseinrichtung (46) zum Vergleichen der von der Frequenzzähleinrichtung (33) gezählten Frequenz der lauflängenbegrenzten Codes und der von der Frequenzvariationseinrichtung für das Durchlaufen variierten Frequenz,
einer Speichereinrichtung zum Speichern der durch die Frequenzvariationseinrichtung für das Durchlaufen variierten Frequenz zu einem Zeitpunkt, an dem von der Verriegelungs-Entscheidungseinrichtung entschieden wird, daß ein Übergang von einem Zustand, in dem das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, zu einem anderen Zustand, in dem das Synchronisiersignal auf der vorbestimmten Frequenz verriegelt ist, auftritt,
einer Berechnungseinrichtung zum Berechnen eines Unterschiedes zwischen der durch die Frequenzzähleinrichtung (33) gezählten Frequenz der lauflängenbegrenzten Codes und der in der Speichereinrichtung gespeicherten Frequenz, und
einer Rotationssteuerungs-Antriebseinrichtung (13) zum Steuern des Rotationsantriebes der Platte auf der Basis der durch die Berechnungseinrichtung erhaltenen Unterschiedsinformation.

5. Wiedergabevorrichtung gemäß Anspruch 4, wobei die Verriegelungs-Entscheidungs einrichtung entscheidet, ob eine phasenstarre Regelkreisschaltung zum Entnehmen des in den lauflängenbegrenzten Codes enthaltenen Synchronisiersignales sich in einem verriegelten Zustand befindet oder nicht.

6. Wiedergabevorrichtung gemäß Anspruch 4, weiterhin mit einer Addiereinrichtung zum Addieren, zu einem Zeitpunkt, an dem durch die Verriegelungs-Entscheidungs einrichtung entschieden wird, daß der Übergang von dem Zustand, in dem das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, zu dem Zustand, in dem das Synchronisiersignal auf der vorbestimmten Frequenz verriegelt ist, auftritt, eines Phasenfehlersignales, das ein Resultat eines Phasenvergleiches zwischen einer Oszillationsfrequenz eines spannungsgesteuerten Oszillators, der die phasenstarre Regelkreisschaltung bildet, und der Referenzfrequenz ist, zu der Unterschieds information der Berechnungseinrichtung.

7. Rotationssteuerverfahren zum Steuern der Rotation einer Platte auf der Basis von lauflängenbegrenzten Codes, die von der Platte wiedergegeben werden, mit den folgenden Schritten:
einem Wiedergabeschritt zum Wiedergeben der vorher auf der Platte aufgezeichneten lauflängenbegrenzten Codes,
einem Frequenzzählschritt zum Zählen einer Frequenz der wiedergegebenen lauflängenbegrenzten Codes in Bezug auf eine Referenzfrequenz,
einem Verriegelungs-Entscheidungsschritt zum Entscheiden, ob ein in den lauflängenbegrenzten Codes enthaltenes Synchronisiersignal auf einer vorbestimmten Frequenz verriegelt ist oder nicht,
einem Frequenzvariationsschritt zum Variieren, wenn bei der Verriegelungs entscheidung entschieden wird, daß das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, der vorbestimmten Frequenz dergestalt, daß diese einen Bereich durchläuft, der durch eine obere Grenzfrequenz und eine untere Grenzfrequenz definiert ist, die auf der Basis einer Wahrscheinlichkeit des Auftretens der von der Platte wiedergegebenen lauflängenbegrenzten Codes eingestellt werden, einem Vergleichsschritt zum Vergleichen der in dem Frequenzzählschritt gezahlten Frequenz der lauflängenbegrenzten Codes mit der in dem Frequenzvariationsschritt für das Durchlaufen variierten Frequenz,
einem Speicherschritt zum Speichern der in dem Frequenzvariationsschritt für das Durchlaufen variierten Frequenz zu einem Zeitpunkt, wenn ein Übergang von einem Zustand, in dem das Synchronisiersignal nicht auf der vorbestimmten Frequenz verriegelt ist, zu einem anderen Zustand, in dem das Synchronisiersignal auf der vorbestimmten Frequenz verriegelt ist, auftritt,
einem Berechnungsschritt zum Berechnen eines Unterschiedes zwischen der in dem Frequenzzählschritt gezählten Frequenz der lauflängenbegrenzten Codes und der in dem Speicherschritt gespeicherten Frequenz, und
einem Rotationsantriebs-Steuerschritt zum Steuern des Rotationsantriebes der Platte auf der Basis der in dem Berechnungsschritt erhaltenen Unterschiedsinformation.