DE19745678A1 - Verfahren zur Fertigung von Multi-Chip-Modulen in COB-Bauweise, insbesondere von Speichermodulen auf Leiterplattenboards - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Fertigung von Multi-Chip-Modulen in COB-Bauweise, insbesondere von Speichermodulen in COB-Bauweise auf Leiterplattenboards, die besonders für Produkte der Kommunikati­ onstechnik anwendbar sind. Diese Speichermodule sind beispielsweise einsetzbar als dynamische RAM- Bausteine für Personalcomputer, Notebooks und Laptops.

Bei der Fertigung von Speichermodulen wurden bisher defekte Nacktchips (die's) manuell aussortiert und je nach Anforderung für andere Einsatzfälle verwendet. Mit zunehmender Erhöhung der Bestückung der Leiterplat­ tenboards einerseits sowie der Erhöhung der Speicherkapazität der einzelnen Chips andererseits kam es darauf an, den defekten Chip vom Leiterplattenboard zu lösen und durch einen funktionsfähigen Chip zu ersetzen und damit das Leiterplattenboard mit den auf ihm montierten Chips weiter nutzen zu können.

Durch die DE 197 29 929 A1 wurde eine Vorrichtung zum Entfernen defekter Nacktchips vom Leiterplattenbo­ ard, insbesondere von einem Speichermodul für einen dynamischen RAM-Baustein in COB-Bauweise bekannt. Diese Vorrichtung umfaßt einen Grundkörper, der mit einer wärmeabgebenden Grundfläche an seiner Untersei­ te versehen ist, wobei an der Unterseite noch eine Anschlagkante angeordnet ist. Ferner ist der Grundfläche ein Mittel zur Relativbewegung zugeordnet. Mit dieser Vorrichtung können defekte Nacktchips rationell und zuver­ lässig unter weitgehender Mechanisierung entfernt werden.

Zweck der Erfindung ist es, die Produktivität und Effektivität der Fertigung von Multi-Chip-Modulen, insbeson­ dere von Speichermodulen zu erhöhen.

Der Erfindung liegt die Aufgabe zugrunde, das Verfahren zur Fertigung von Multi-Chip-Modulen in COB- Bauweise, insbesondere zur Fertigung von Speichermodulen so weiter zu entwickeln, daß fehlerbehaftete Mo­ dule erkannt und klassifiziert sowie deren Fehler durch Einwirkung auf die Struktur des Chips beseitigt werden, ohne daß hierbei der defekte Chip durch einen neuen Chip ersetzt werden muß.

Diese Aufgabe wird bei einem Verfahren der gattungsgemäßen Art dadurch gelöst, daß die Module einem "burn in" Schritt unterzogen werden und daß nach dem "burn in" Verfahrensschritt die Chips auf mögliche Defekte geprüft, die Defekte lokalisiert und auf dem Chip zur Verfügung stehende Redundanzen aktiviert werden.

Zur Erhöhung der Zuverlässigkeit der nach der COB-Technologie bereitgestellten Multi-Chip-Module, insbe­ sondere der Speichermodule werden diese einem künstlichen Alterungsprozeß in Form eines "burn in" Schrittes unterzogen. Es hat sich gezeigt, daß bei der Fertigung von Speichermodulen nach der COB-Technologie insbe­ sondere der "burn in" Schritt im Vergleich zu anderen Verfahrensschritten die Chips am stärksten belastet, so daß auch hier eine relative Häufung von Defekten in Gestalt fehlerhafter Zellen auftritt. Mit dieser Belastung beim "burn in" Schritt sollen potentielle Frühausfälle zum Ausfall gezwungen werden. Die Erkennung der feh­ lerhaften Zellen erfolgt durch einen speziellen Funktionstest nach dem "burn in" Schritt. Über diesen speziellen Funktionstest werden gezielte Informationen über den Zustand des Chips erhalten. Anhand des Fehlerbildes des Testergebnisses wird über den Einsatz redundanter Zellen entschieden.

In allen Speicherchips sind durch die Fertigung im Waferprozeß redundante Einheiten in Form von Zellen, Rei­ hen und Spalten vorhanden. Üblicherweise werden Spalten und Reihen zugeschaltet. Bei dem durchzuführenden Funktionstest werden die fehlerhaften Zellen lokalisiert. Die Aktivierung der freien Redundanzen erfolgt vor­ zugsweise durch Laserfusing. Hierbei handelt es sich um die Unterbrechung von dafür vorgesehenen elektri­ schen Verbindungen auf dem fehlerbehafteten Chip durch einen Laserimpuls. Bei diesem Schritt wird chipintern sichergestellt, daß mit Abschaltung von defekten Zellen redundante Zellen zugeschaltet werden. Die Aktivie­ rung der freien Redundanzen hat somit zur Folge, daß das ursprunglich fehlerhafte Chip wieder voll funktions­ fähig ist. Damit ist ein Austausch des ursprunglich fehlerbehafteten Chips nicht mehr nötig. Das Laserfusing bietet derzeit eine Möglichkeit, eine bestimmte Kategorie defekter Chips zu reparieren und damit den Austausch des defekten Chips zu vermeiden. Ein wesentlicher Vorteil dieses Verfahrens besteht somit darin, daß die Chip­ ausbeute wesentlich erhöht wird, da die bisher nicht mehr verwendbaren Chips durch die Aktivierung redundan­ ter Einheiten wieder voll funktionstüchtig sind. Sowohl bei einer hohen Packungsdichte auf dem Leiterplatten­ board als auch mit zunehmender Kapazitätsgröße der Chips wird durch diese Maßnahme die Produktivität und die Effektivität des Fertigungsprozesses von Speichermodulen wesentlich erhöht.

Darüber hinaus unterstützt diese Technologie die Bestrebungen zum sparsamen Umgang mit den zur Verfügung stehenden Ressourcen und leistet damit auch einen Beitrag zur Senkung der Umweltbelastung.

Zur Durchführung des Laserfusing sind eine Reihe von Informationen notwendig, die vom Waferproduzenten bereitzustellen sind. Darüber hinaus erfordert das Verfahren auch die Einhaltung bestimmter Voraussetzungen. So müssen die Fuses der Chips senkrecht von oben zugänglich sein. Das heißt, dieser Prozeßschritt muß an bereits montierten und noch unverkappten Chips erfolgen. Dabei wird zweckmäßigerweise das Laserfusing nach dem "burn in" Schritt durchgeführt, da wie bereits ausgeführt, in diesem die Chips belastbaren Verfahrensschritt eine relative Häufung von Defekten auftritt. Wichtig ist auch, daß die Fuses nicht durch die Bonddrähte abge­ schattet werden dürfen.

Die Lagetoleranzen der Chips auf dem Substrat müssen in allen drei Dimensionen mittels geeignetet Lageerfas­ sungssysteme ausgeglichen werden.

Darüber hinaus können für die Zuschaltung redundanter Zellen alle vom Halbleiterhersteller geeigneten Verfah­ ren zum nichtflüchtigen Informationserhalt eingesetzt werden.

Die Erfindung ist nachfolgend anhand der Zeichnung im Prinzip beispielshalber noch näher erläutert.

Die Zeichnung veranschaulicht die wesentlichen neuen Verfahrensstufen des Fertigungsprozesses eines Spei­ chermoduls.

Die Chips werden nach der bekannten Technologie auf dem Board durch eine Klebeverbindung fixiert, an­ schließend erfolgt eine Aushärtung dieser Klebeverbindung. Danach erfolgt das Legen der Bondverbindungen. Nunmehr werden die Module im unverkappten Zustand einem "burn in" Verfahrensschritt 1 ausgesetzt. Dieser "burn in" Schritt 1 stellt für die auf dem Modul angeordneten Chips eine hohe Belastung dar, so daß im Ergeb­ nis dieses Belastungstests die Frühausfälle sich heraus kristallisieren. Bei dem sich anschließenden Funktionstest 2 werden die Module mit den funktionsfähigen Chips von den Modulen mit defekten Chips getrennt, wobei in diesem Funktionstest 2 auch bereits eine Fehlerlokalisierung im Sinne einer Fehlereingrenzung erfolgt. Die Mo­ dule mit den funktionsfähigen Chips gelangen über eine Zwischenstufe 3 zur anschließenden Verkappung/Um­ hüllung 13. Die übrigen Module, bei denen defekte Chips bei dem Funktionstest 2 ermittelt wurden, gelangen zu einer Sammelstelle 4. In dieser Sammelstelle 4 erfolgt wiederum ausgehend von dem Ergebnis des Funktion­ stests 2 eine Klassifizierung der Chips in "reparable" und in "unreparable" Chips. Bei den Modulen, bei denen defekte aber "reparable" Chips ermittelt wurden, erfolgt in einer nächsten Stufe mittels Laserfusing 5 eine Akti­ vierung redundanter Zellen auf dem Modullevel. Parallel zur Abschaltung defekter Zellen werden vorhandene freie redundante Zellen aktiviert und damit die volle Funktionsfähigkeit des Chips wieder hergestellt. Danach erfolgt in einem nächsten Verfahrensschritt ein weiterer Funktionstest 7 zur Überprüfung der vollen Funktions­ fähigkeit des Chips nach dem Laserfusing. Im Ergebnis dieses Funktionstestes 7 gibt es grundsätzlich für das Modul zwei Möglichkeiten. Zum einen kann der Defekt durch das Laserfusing 5 behoben sein, dann gelangt das Modul in einem weiteren Verfahrensschritt zu einer Zwischenstufe 9, von der es weiter zur Endstufe der Ver­ kappung 13 des Chips geführt wird. Der zweite Weg umfaßt die Module mit den Chips, bei denen nach dem zweiten Funktionstest 7 noch Fehler festgestellt wurden. Das Modul mit den fehlerbehafteten Chips wird in einer Ablage 10 gesammelt und dann der Chipaustauschstation 6 zugeführt. In diesem Verfahrensschritt erfolgt mittels einer speziellen Technologie eine Entnahme des defekten Chips und ein Ersatz durch einen neuwertigen Chip.

In der Sammelstelle 4 sind gleichfalls Module mit defekten Chips vorhanden, die im Ergebnis des ersten Funkti­ onstests 2 als "unreparable" klassifiziert wurden. Diese Module werden gleichfalls der Chipaustauschstation 6 zugeführt. Nach einer speziellen Technologie erfolgt der Austausch des defekten Chips durch einen vollwertigen neuen Chip. Das Modul wird nunmehr in einem nächsten Verfahrensschritt einem weiteren Funktionstest 8 un­ terzogen. Nach dem erneuten Funktionstest 8 gelangen die "perfekten" Module in die Zwischenstufe 11, von der sie zur anschließenden Verkappung 13 der Chips geführt werden. Die bei dem letzten Funktionstest 8 ermittel­ ten Module mit fehlerbehafteten Chips gelangen zur Ablage 12.

Claims (6)

1. Verfahren zur Fertigung von Multi-Chip-Modulen in COB-Bauweise, insbesondere von Speichermodulen auf Leiterplattenboards, bei dem die Chips auf dem Leiterplattenboard positioniert und mittels Kleber fixiert, die Klebeverbindung ausgehärtet und die Bondverbindungen hergestellt sind , dadurch gekennzeichnet, daß die Module einem "burn in" Verfahrensschritt (1) unterzogen werden und daß nach dem "burn in" Verfahrensschritt (1) redundante Zeilen auf dem Modullevel aktiviert werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Aktivierung der defekten Zellen durch Laser­ fusing (5) erfolgt.

3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß ein Funktionstest (2) nach dem "burn in" Verfahrensschritt (1) durchgeführt wird.

4. Verfahren nach Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Module im unverkappten Zustand dem "burn in" Verfahrensschritt (1) unterzogen werden.

5. Verfahren nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß nach dem Ersetzen fehlerhafter Zellen ein weiterer Funktionstest (7) durchgeführt wird.

6. Verfahren nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß dem Funktionstest (2; 7) eine Chipaustauschstation (6) zugeordnet ist.