DE102021118672A1 - Testsystem und -verfahren für chip-entkopplungskondensatorschaltungen - Google Patents

Testsystem und -verfahren für chip-entkopplungskondensatorschaltungen Download PDF

Info

Publication number
DE102021118672A1
DE102021118672A1 DE102021118672.2A DE102021118672A DE102021118672A1 DE 102021118672 A1 DE102021118672 A1 DE 102021118672A1 DE 102021118672 A DE102021118672 A DE 102021118672A DE 102021118672 A1 DE102021118672 A1 DE 102021118672A1
Authority
DE
Germany
Prior art keywords
pull
point
chip
test
logic components
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021118672.2A
Other languages
English (en)
Inventor
Krishnamraju Kurra
Gunaseelan Ponnuvel
Divyesh Shah
Abhishek Akkur
Kartik Joshi
Tezaswi Raja
Andy CHARNAS
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nvidia Corp
Original Assignee
Nvidia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nvidia Corp filed Critical Nvidia Corp
Publication of DE102021118672A1 publication Critical patent/DE102021118672A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/64—Testing of capacitors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31702—Testing digital circuits including elements other than semiconductor transistors, e.g. biochips, nanofabrics, mems, chips with magnetic elements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/316—Testing of analog circuits
    • G01R31/3163—Functional testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors

Abstract

In-Chip-Entkopplungskondensatorschaltungen beziehen sich auf Entkopplungskondensatoren (DCAPs), die auf einem Chip platziert sind. Diese DCAPs werden in der Regel verwendet, um Stromversorgungsrauschen für den Chips zu kontrollieren, und können einzeln oder als verteiltes System genutzt werden. In einigen Fällen können DCAPs einen erheblichen Teil des Chips ausmachen. Leider verschlechtern sich Fehler in DCAPs mit der Zeit, dringen in aktive Logik ein und führen weiter zu Fehlern bei der automatischen Testmustergenerierung (ATPG). Bislang fehlte es an einer strukturellen Testabdeckung für DCAP-Schaltungen, wodurch die Testabdeckung des Chips als Ganzes verringert wird. Daher werden Fehler auf dem Chip, soweit sie mit DCAPs zusammenhängen (z.B. Kurzschlüsse im DCAP), möglicherweise nicht erfasst. Die Erfindung stellt ein strukturelles Testsystem und -verfahren für DCAPs und andere passive Logikkomponenten, die sich auf dem Chip befinden, bereit.

Description

  • TECHNISCHES GEBIET
  • Die Erfindung bezieht sich auf Chip-Entkopplungskondensatorschaltungen.
  • HINTERGRUND
  • In-Chip-Entkopplungskondensatorschaltungen beziehen sich auf Entkopplungskondensatoren (DCAPs), die auf einem Chip platziert sind. Diese DCAPs werden in der Regel verwendet, um Stromversorgungsrauschen für den Chip zu kontrollieren, und können einzeln oder als ein verteiltes System genutzt werden. In einigen Fällen können DCAPs einen erheblichen Teil des Chips ausmachen. Leider verschlechtern sich Fehler bzw. Defekte in DCAPs mit der Zeit, dringen in die aktive Logik ein und führen zu weiteren Funktionsausfällen.
  • Bisher fehlte es an einer strukturellen Testabdeckung für DCAP-Schaltungen oder andere passive On-Die-Logikkomponenten, was die Testabdeckung des Chips als Ganzes verringert. Aus diesem Grund werden Fehler auf dem Chip, die mit DCAPs zusammenhängen (z.B. Kurzschlüsse im DCAP), möglicherweise nicht erfasst. Diese Probleme und/oder andere Probleme, die mit dem Stand der Technik verbunden sind, müssen gelöst werden.
  • KURZBESCHREIBUNG
  • Es werden ein Verfahren und ein System zur Strukturprüfung von chipinternen Entkopplungskondensatorschaltungen offenbart. In einer Ausführungsform umfasst eine Schaltung eine Vielzahl von passiven Logikkomponenten, die sich auf dem Chip befinden. Die Schaltung umfasst darüber hinaus eine Vielzahl von ersten Dummy- bzw. Blindleitern (z.B. Polys), die so verbunden sind, dass sie mindestens einen ersten Block bilden, der mit einem Pull-Up-Punkt verbunden ist, und eine Vielzahl von zweiten Blindleitern, die so verbunden sind, dass sie mindestens einen zweiten Block bilden, der mit einem Pull-Down-Punkt verbunden ist. An jedem Ende jeder passiven Logikkomponente der Vielzahl von passiven Logikkomponenten ist ein jeweiliger erster Blindleiter der Vielzahl von ersten Blindleitern und ein jeweiliger zweiter Blindleiter der Vielzahl von zweiten Blindleitern angebracht. Ferner umfasst die Schaltung eine Prüf- bzw. Testlogik, die mit dem Pull-Up-Punkt und dem Pull-Down-Punkt verbunden ist, wobei die Testlogik dazu konfiguriert ist, Fehler in Verbindung mit der Vielzahl von passiven Logikkomponenten auf der Grundlage der jeweiligen Werte des Pull-Up-Punkts und des Pull-Down-Punkts zu erfassen.
  • Figurenliste
    • 1 veranschaulicht eine Schaltung zum Testen von passiven Logikkomponenten, die sich auf dem Chip befinden, in Übereinstimmung mit einer Ausführungsform.
    • 2 veranschaulicht ein Ablaufdiagramm eines Verfahrens zum Testen passiver Logikkomponenten, die sich auf dem Chip befinden, in Übereinstimmung mit einer Ausführungsform.
    • 3 veranschaulicht ein Blockdiagramm, das die Eingänge und Ausgänge der Schaltung von 1 zeigt, gemäß einer Ausführungsform.
    • 4 veranschaulicht ein Schaltungsdiagramm der Testlogik von 1 gemäß einer Ausführungsform.
    • 5 veranschaulicht ein Schaltungsdiagramm, das sowohl starke als auch schwache Pulls beinhaltet, die zur Erfassung von Spannung in Zuordnung mit einer Vielzahl von DCAPs verwendet werden, gemäß einer Ausführungsform.
    • 6 veranschaulicht ein Ablaufdiagramm eines Verfahrens zum Testen passiver Logikkomponenten, die sich auf dem Chip befinden, während einer Produktionstestbetriebsart des Chips, gemäß einer Ausführungsform.
    • 7 veranschaulicht ein beispielhaftes Zeitdiagramm für das Ablaufdiagramm von 6, in Übereinstimmung mit einer Ausführungsform.
    • 8 veranschaulicht ein Ablaufdiagramm eines Verfahrens zum Testen von passiven Logikkomponenten, die sich auf dem Chip befinden, während einer Kennzeichnungsbetriebsart des Chips, gemäß einer Ausführungsform.
    • 9 veranschaulicht ein beispielhaftes Zeitdiagramm für das Ablaufdiagramm von 8, in Übereinstimmung mit einer Ausführungsform.
    • 10A veranschaulicht ein Schaltungsdiagramm einer beispielhaften Implementierung eines Netzes von DCAPs auf dem Chip und zugehöriger Testlogik, gemäß einer Ausführungsform.
    • 10B veranschaulicht ein Schaltbild einer weiteren beispielhaften Implementierung eines Netzes von DCAPs auf dem Chip und zugehöriger Testlogik, gemäß einer Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG
  • 1 zeigt eine Schaltung 100 zum Testen passiver Logikkomponenten, die sich auf dem Chip befinden, gemäß einer Ausführungsform. Wie dargestellt, umfasst die Schaltung 100 eine Vielzahl passiver Logikkomponenten 102, die sich auf dem Chip befinden. Der Chip kann ein Computerprozessor oder eine beliebige integrierte Schaltung mit den in Bezug auf die vorliegende Ausführungsform beschriebenen Komponenten sein. Die passiven Logikkomponenten 102 können auf dem Chip in Form eines Netzes (z.B. eines Gitters) angeordnet sein. In der gezeigten Ausführungsform können die passiven Logikkomponenten 102 beispielsweise in zwei Sechser-Spalten (d.h. 6 × 2) angeordnet sein. Die passiven Logikkomponenten 102 können zur Kontrolle des Stromversorgungsrauschens für den Chip verwendet werden.
  • Es wird angemerkt, dass die passiven Logikkomponenten 102 beliebige Logikkomponenten sein können, die in einem aktuellen Betriebszustand des Chips passiv sind. In einer Ausführungsform können die Logikkomponenten 102 im ausgeschalteten Zustand passiv (d.h. nicht funktionsfähig) sein. In dieser Ausführungsform können die Logikkomponenten 102 beim Einschalten aktiv (d.h. funktionsfähig) sein.
  • In einer anderen Ausführungsform können die Logikkomponenten 102 unabhängig vom aktuellen Betriebszustand des Chips passiv sein. Die passiven Logikkomponenten können beispielsweise eine nichtfunktionelle Logik beinhalten. Als ein weiteres Beispiel können in Bezug auf diese Ausführungsform die Logikkomponenten 102 Entkopplungskondensatoren (DCAPs) sein.
  • Wie ebenfalls gezeigt, umfasst die Schaltung 100 eine Vielzahl von ersten (z.B. potenzialfreien bzw. floatenden) Blindleitern 104, die so verbunden sind, dass sie mindestens einen ersten Block bilden, der mit einem Pull-Up-Punkt 106 verbunden ist, und eine Vielzahl von zweiten (z.B. potenzialfreien bzw. floatenden) Blindleitern 108, die so verbunden sind, dass sie mindestens einen zweiten Block bilden, der mit einem Pull-Down-Punkt 110 verbunden ist. Die Leiter können jeweils aus Poly, Metall oder einem anderen leitenden Material bestehen. Während die ersten Blindleiter 104 so dargestellt sind, dass sie miteinander verbunden sind, um einen einzigen Block zu bilden, der mit dem Pull-Up-Punkt 106 verbunden ist, können in einer anderen Ausführungsform (nicht dargestellt) verschiedene Teile der ersten Blindleiter 104 miteinander verbunden sein, um verschiedene Blöcke zu bilden, die jeweils mit einem anderen bzw. verschiedenen Pull-Up-Punkt verbunden sind. Während die zweiten Blindleiter 108 so dargestellt sind, dass sie miteinander verbunden sind, um einen einzigen Block zu bilden, der mit dem Pull-Down-Punkt 110 verbunden ist, können in einer anderen Ausführungsform (nicht dargestellt) verschiedene Teile der zweiten Blindleiter 108 miteinander verbunden werden, um verschiedene Blöcke zu bilden, die jeweils mit einem anderen Down-Up-Punkt verbunden sind.
  • Außerdem sind, wie dargestellt, an jedem Ende jeder passiven Logikkomponente 102 ein jeweiliger erster Blindleiter 104 und ein jeweiliger zweiter Blindleiter 108 angebracht. In einer Ausführungsform zieht der Pull-Up-Punkt 106 ein Signal von dem mindestens einen ersten Block von ersten Blindleitern 104 auf einen ersten Wert (z.B. den Wert 1) und zieht der Pull-Down-Punkt 110 ein Signal von dem mindestens einen zweiten Block von zweiten Blindleitern 108 auf einen zweiten Wert (z.B. den Wert 0). Der Pull-Up-Punkt 106 und der Pull-Down-Punkt 110 werden verwendet, um eine den jeweiligen Blöcken von Blindleitern und damit den passiven Logikkomponenten 102 zugeordnete Spannung zu erfassen. In der dargestellten Ausführungsform sind der Pull-Up-Punkt 106 und der Pull-Down-Punkt 110 schwach. Wie nachstehend beschrieben wird, sind auch andere Ausführungsformen denkbar, bei denen der Pull-Up-Punkt 106 und der Pull-Down-Punkt 110 stark sein können.
  • Ferner umfasst die Schaltung 100 eine Testlogik 112, die mit dem Pull-Up-Punkt 106 und dem Pull-Down-Punkt 110 verbunden ist. Die Testlogik 112 ist dazu konfiguriert, Fehler zu erfassen, die mit der Vielzahl von passiven Logikkomponenten 102 verbunden sind, basierend auf den jeweiligen Werten des Pull-Up-Punkts 106 und des Pull-Down-Punkts 110. In einer Ausführungsform kann die Testlogik 112 so konfiguriert sein, dass sie durch Erfassen von Kurzschlüssen, die mit der Vielzahl von passiven Logikkomponenten 102 verbunden sind, die Fehler erfasst.
  • Wo die Schaltung 100, wie vorstehend beschrieben, mehrere Pull-Up-Punkte und mehrere Pull-Down-Punkte umfasst, kann die Testlogik 112 mit allen solchen Pull-Up- und Pull-Down-Punkten verbunden sein. In dieser Ausführungsform (nicht dargestellt) kann die Testlogik 112 auf der Grundlage von Werten der jeweiligen Pull-Up- und Pull-Down-Punkte Fehler erfassen, die jedem Block der passiven Logikkomponenten 102 zugeordnet sind, in derselben Weise wie vorstehend beschrieben.
  • Zu diesem Zweck ist die Schaltung 100 derart konfiguriert, dass die passiven Logikkomponenten 102 mit den Blindleiterblöcken verbunden sind, die ihrerseits mit den jeweiligen Pull-Up- und Pull-Down-Punkten 106, 110 verbunden sind. Die Testlogik 112 verwendet die Werte der Pull-Up- und Pull-Down-Punkte 106, 110, um Fehler in Verbindung mit den passiven Logikkomponenten 102 zu erfassen. Diese Konfiguration der Schaltung 100 ermöglicht daher eine strukturelle Prüfung bzw.
  • Testung der passiven Logikkomponenten 102, wodurch eine Test- bzw. Prüfabdeckung des Teil des Chips, der die passiven Logikkomponenten 102 enthält, bereitgestellt wird.
  • Nachstehend werden weitere veranschaulichende Informationen zu verschiedenen optionalen Architekturen und Merkmalen dargelegt, mit welchen das vorstehend beschriebene Rahmenwerk bzw. Framework je nach den Wünschen des Benutzers implementiert werden kann. Es wird ausdrücklich angemerkt, dass die folgenden Informationen nur zur Veranschaulichung dienen und in keiner Weise als beschränkend anzusehen sind. Jedes der folgenden Merkmale kann optional mit oder ohne den Ausschluss anderer beschriebener Merkmale einbezogen werden.
  • Einige der nachstehend beschriebenen Ausführungsformen beziehen sich zwar speziell auf DCAPs, jedoch versteht sich, dass diese Ausführungsformen gleichermaßen auch für andere Arten von passiven Logikkomponenten gelten können. Als ein weiteres Beispiel beziehen sich einige der Ausführungsformen zwar speziell auf Polys, jedoch versteht sich, dass andere Arten von Leitern gleichermaßen Anwendung finden können.
  • 2 veranschaulicht ein Ablaufdiagramm eines Verfahrens 200 zum Testen passiver Logikkomponenten, die sich auf dem Chip befinden, in Übereinstimmung mit einer Ausführungsform. Das Verfahren 200 kann in einer Ausführungsform unter Verwendung der Schaltung 100 von 1 durchgeführt werden. Insbesondere sind in Bezug auf die vorliegende Ausführungsform eine Vielzahl von passiven Logikkomponenten auf dem Chip angeordnet, und ist an jeder passiven Logikkomponente ein jeweiliges erstes Blind-Poly aus einer Vielzahl von ersten Blind-Polys und ein jeweiliges zweites Blind-Poly aus einer Vielzahl von zweiten Blind-Polys angebracht.
  • In einer Operation bzw. einem Schritt 202 wird ein erster Wert an einem Pull-Up-Punkt, der mit mindestens einem Block der ersten Blind-Polys verbunden ist, erfasst. Zusätzlich wird in einem Schritt 204 ein zweiter Wert an einem Pull-Down-Punkt, der mit mindestens einem Block der zweiten Blind-Polys verbunden ist, erfasst. Ferner wird, wie in einem Schritt 206 gezeigt, mindestens ein Fehler bzw. Defekt, der der Vielzahl von passiven Logikkomponenten zugeordnet ist, auf der Grundlage jeweiliger Werte des Pull-Up-Punkts und des Pull-Down-Punkts erfasst. In einer Ausführungsform kann der Fehler anhand einer Änderung in dem ersten Wert des Pull-Up-Punkts oder einer Änderung in dem zweiten Wert des Pull-Down-Punkts erfasst werden. Beispielsweise kann der Fehler durch einen Kurzschluss zwischen zwei Blind-Polys des ersten Blind-Polys und/oder des zweiten Blind-Polys erfasst werden.
  • In einer Ausführungsform kann das Verfahren 200 während einer Produktionstestbetriebsart des Chips durchgeführt werden. Beispielsweise kann der Chip in der Produktionstestbetriebsart Testlogik betreiben. Die Produktionstestbetriebsart kann sich auf eine Betriebsart beziehen, in dem die passiven Logikkomponenten während normalen Betriebs des Chips getestet werden (z.B. zur Ermittlung von Fehlern, die während normalen Betriebs des Chips auftreten).
  • In einer anderen Ausführungsform kann das Verfahren 200 während einer Kennzeichnungsbetriebsart des Chips implementiert werden. Zum Beispiel kann der Chip Testlogik in der Kennzeichnungsbetriebsart betreiben. Die Kennzeichnungsbetriebsart kann sich auf eine Betriebsart beziehen, in dem die passiven Logikkomponenten getestet werden, um den Chip zu kennzeichnen (d.h. im Hinblick auf etwaige Ausfälle, die durch Fehler bei der Herstellung des Chips verursacht werden). Während der Kennzeichnungsbetriebsart kann in Verbindung mit der Vielzahl von passiven Logikkomponenten ein Kurzschluss ausgelöst werden.
  • Optional kann mindestens ein zusätzlicher Fehler, der der Vielzahl von passiven Logikkomponenten zugeordnet ist, unabhängig von der Erfassung des mindestens einen Fehlers, der der Vielzahl von passiven Logikkomponenten zugeordnet ist, erfasst werden. Dieser zusätzliche Fehler kann optional während eines separaten Testmodus bzw. -betriebs der Testlogik erfasst werden. In einer Ausführungsform kann der zusätzliche Fehler dadurch erfasst werden, dass eine Versorgungsspannung mit Masse kurzgeschlossen wird. In einer anderen Ausführungsform kann der zusätzliche Fehler dadurch erfasst werden, dass die Masse mit der Versorgungsspannung kurzgeschlossen wird.
  • Auf diese Weise kann das Verfahren 100 z.B. durch die Testlogik 112 von 1 implementiert werden, um Fehler in den passiven Logikkomponenten zu erfassen. Wie bereits erwähnt, können diese Fehler Kurzschlüsse zwischen den passiven Logikkomponenten und/oder Kurzschlüsse zwischen der Versorgungsspannung und Masse verursachen.
  • 3 veranschaulicht ein Blockdiagramm 300, das die Eingänge und Ausgänge der Schaltung 100 von 1 zeigt, gemäß einer Ausführungsform. Die Eingänge und Ausgänge sind in der nachstehenden Tabelle 1 beschrieben.
  • Wie dargestellt, empfängt die Testlogik 112 eine Testeingabe bzw. einen Testinput, die bzw. der den Betrieb der Testlogik 112 steuert. Der Testinput kann ein DCAP_CFG [2:0]-lnput, ein CLK-Input, ein RESET-Input oder ein SPARE_lN-Input sein. Auf der Grundlage des von der Prüf- bzw. Testlogik 112 empfangenen Testinputs stellt die Testlogik 112 als Eingabe bzw. Input in die DCAPs einen DCAP_TEST_OUT_HIGH-lnput oder einen DCAP_TEST_OUT_LOW-lnput zur Verfügung. Als Reaktion darauf gibt der Pull-Up-Punkt und/oder Pull-Down-Punkt eine DCAP_SENSE_IN_HIGH-Ausgabe oder eine DCAP_SENSE_IN_LOW-Ausgabe an die Testlogik 112 aus. Die Testlogik 112 verarbeitet die Ausgaben des Pull-Up-Punkts und/oder des Pull-Down-Punkts und erzeugt eine DCAP_TEST_OUT-Ausgabe, die alle mit den DCAPs verbundenen Fehler anzeigt. Tabelle 1
    Pin Typ Eingang/ Ausgang Beschreibung
    DCAP_CFG [2:0] Bus Eingang Testauswahlbits
    CLK Signal Eingang Takteingang
    RESET Signal Eingang Rücksetzeingang
    SPARE_IN Signal Eingang Ersatzeingang
    DCAP_SENSE_IN_LOW Signal Eingang Erfassungseingang Low
    DCAP_SENSE_IN_HIGH Signal Eingang Erfassungseingang High
    DCAP_TEST_OUT_LOW Signal Ausgang Tie Low-Ausgang
    DCAP_TEST_OUT_HIGH Signal Ausgang Tie High-Ausgang
    DCAP_TEST_OUT Signal Ausgang Fehler-Sticky Bit
  • 4 veranschaulicht ein Schaltungsdiagramm 400 der Testlogik 112 aus 1, gemäß einer Ausführungsform. Die internen Blockkomponenten der Schaltung der Testlogik 112 sind in nachstehender Tabelle 2 beschrieben. Tabelle 2
    Interner Block Beschreibung
    PU Pull-Up- (Tie-High-) Schaltung
    PD Pull-Down- (Tie Low-) Schaltung
    TPD Test-Pull-Down
    TPU Test Pull-Up
    TPG Test Pass-Gate
    SL Erfassung Low
    SH Erfassung High
  • Die internen Pin-Signale der Schaltung der Testlogik 112 sind in nachstehender Tabelle 3 beschrieben. Tabelle 3
    Interner Pin Beschreibung
    TSPD Test starker Pull-Down
    WPU Schwaches Pull-Up
    TSPG Test starkes (nmos) Pass-Gate
    WPD Schwaches Pull-Down
    SPU Kräftiges Hochziehen
    SPD Starkes Pull-Up
    Sense enable Erfassungsfreigabe (aktiv hoch)
    SOL Erfassungsausgang Low
    STK Stuck At Fault-Prüfung
    IRST Interner Reset
    SOH Erfassungsausgang High
  • Wie gezeigt, können die Pull-Up (PU)- und Pull-Down (PD)-Punkte abhängig von der Betriebsart der Testlogik 112 mit einem starken oder schwachen Signal verbunden sein. Dies definiert den Schwellenwert, bei welchem eine Spannungsänderung von der Testlogik 112 erfasst wird.
  • Tabelle 4 veranschaulicht die Betriebsarten der Testlogik 112. Tabelle 4
    DCAP_CFG TEST CHAR MODE WPU WPD SPU SPD SENSE TSPU TSPD TSPG IRST STK SOH SOL DCAP_TEST_OUT
    0 N/A N/A DISABLE 1 0 1 0 0 1 0 0 1 0 0 0 0
    1 NO NO PRECHARGE 0 1 0 1 0 1 0 0 1 0 0 0 0
    2 YES NO TEST_POLY_SHORT 0 0 1 1 1 1 0 0 0 0 1 0 1
    3 TEST_VDD_SHORT 0 1 1 0 1 1 0 0 0 0 0 1 1
    TEST_GND_SHORT 0 1 1 0 1 1 0 0 0 0 1 0 1
    4 NO YES CHAR_POLY_SHORT 0 0 1 1 1 1 0 1 0 0 1 X 1
    5 CHAR_\/DD_SHORT 0 1 1 0 1 0 0 0 0 0 X 1 1
    6 CHAR_GND_SHORT 0 1 1 0 1 1 1 0 0 0 1 X 1
    7 STUCK_AT_TEST 1 0 1 0 0 1 0 0 0 1 0 0 1
  • Disable (0): Dies deaktiviert die In-Silizium-Messung (ISM) durch Abschalten aller Pull-Up- und Pull-Down-Schaltkreise. Dies erzeugt darüber hinaus einen internen Reset (IRST; internal reset), der einen externen RESET außer Kraft setzt und DCAP_TEST_OUT auf Low zieht.
  • Precharge (1): Diese Betriebsart lädt DCAP_TEST_OUT_HIGH-Netze vor und entlädt DCAP_TEST_OUT_LOW-Netze.
    • Testmodi (2,3): Funktionsmodi POLY/VDD/GND kurzgeschlossen
    • Kennzeichnungsmodi (4,5,6): Kennzeichnungsmodi
    • Stuck at-Test (7): Test blieb bei ‚0‘-Fehler an DCAP_TEST_OUT hängen
  • 5 veranschaulicht einen Schaltungsdiagramm 500, das sowohl starke als auch schwache Pulls beinhaltet, die zur Erfassung von Spannung in Verbindung mit einer Vielzahl von DCAPs verwendet werden, gemäß einer Ausführungsform.
  • Die Betriebsarten können verschiedene Kurzschlüsse erfassen, wie in der nachstehenden Tabelle 5 gezeigt. Insbesondere können, während die normale Betriebsart Kurzschlüsse (d.h. Fehler) möglicherweise nicht erfassen kann, die übrigen Betriebsarten einen Kurzschluss zwischen Blind-Polys, einen Kurzschluss der Versorgungsspannung mit der Masse und einen Kurzschluss der Masse mit der Versorgungsspannung erfassen. Tabelle 5
    MODUS T_DCAP NT_DCAP SENSE_1 SENSE_2 FEHLER
    NORMAL 1 0 1 0 NEIN
    POLY_SHORT 1 0 0 0 JA
    VDD_SHORT 0 1 1 1 JA
    GND_SHORT 0 1 0 0 JA
  • 6 veranschaulicht ein Ablaufdiagramm eines Verfahrens 600 zum Testen passiver Logikkomponenten, die sich auf dem Chip befinden, während eines Produktionstestbetriebsart des Chips, gemäß einer Ausführungsform.
  • Wie gezeigt, wird in einer Operation bzw. einem Schritt 602 ein Deaktivierungsvorgang durchgeführt. Dies deaktiviert die ISM durch Abschalten aller Pull-Up- und Pull-Down-Schaltkreise. Dies erzeugt darüber hinaus einem internen Reset (IRST; internal reset), der einen externen RESET außer Kraft setzt und DCAP_TEST_OUT auf Low zieht.
  • Als nächstes wird in einem Schritt 604 eine Vorladeoperation durchgeführt. Dies lädt DCAP_TEST_OUT_HIGH-Netze vor und entlädt DCAP_TEST_OUT_LOW-Netze.
  • Zusätzlich wird in einem Schritt 606 ein Test auf Kurzschlüsse zwischen Blind-Polys durchgeführt. Dieser Test wird während einer funktionellen Betriebsart des Chips durchgeführt.
  • Ferner wird in einem Schritt 608 ein Vorladevorgang durchgeführt. Dies wird durchgeführt, nachdem der Test in Schritt 606 abgeschlossen ist.
  • In einem Schritt 610 wird ein Test auf Kurzschlüsse zwischen der Quellenspannung und der Masse durchgeführt. Dieser Test wird während der funktionellen Betriebsart des Chips durchgeführt.
  • Als nächstes wird in einem Schritt 612 ein Vorladevorgang durchgeführt. Auch dies wird durchgeführt, nachdem der Test in Schritt 610 abgeschlossen ist.
  • Schließlich wird in einem Schritt 614 ein Deaktivierungsvorgang durchgeführt.
  • 7 veranschaulicht ein beispielhaftes Zeitdiagramm 700 für das Ablaufdiagramm von 6, gemäß einer Ausführungsform.
  • Es wird angemerkt, dass die DCAP_TEST_OUT-Wellenform in der gezeigten beispielhaften Ausführungsform in zwei Zuständen dargestellt ist, die jeweils ein Bestehen bzw. ein Nichtbestehen (PASS/FAIL) anzeigen. Dies dient nur der Veranschaulichung, und während der Ausführung wird nur eine dieser Wellenformen vorhanden sein (d.h. abhängig vom Bestehen/Nichtbestehen-Status des Testausgangs).
  • Tabelle 6 veranschaulicht die möglichen Wellenformzustände für den Produktionstest. Tabelle 6
    DCAP_TEST_OUT
    DCAP_CFG TEST MODUS PASS FAIL
    0 K.A. DISABLE 0 1
    1 NEIN PRECHARGE 0 1
    2 JA TEST_POLY_SHORT 0 1
    3 TEST_VDD_SHORT 0 1
    TEST_GND_SHORT 0 1
  • Tabelle 7 veranschaulicht die Dauer der verschiedenen in dem Zeitdiagramm 700 gezeigten Vorgänge. Tabelle 7
    DCAP_CFG TEST BETRIEBSART Betriebsart Dauer
    0 K.A. DISABLE Tdisable mindestens 0,5µs
    1 NEIN PRECHARGE Tprech mindestens 0,5µs
    2 JA TEST_POLY_SHORT Tpoly mindestens 0,5µs
    3 TEST_VDD_SHORT Tpower mindestens 0,5µs
    TEST_GND_SHORT Tpower mindestens 0,5µs
  • 8 veranschaulicht ein Ablaufdiagramm eines Verfahrens 800 zum Testen passiver Logikkomponenten, die sich auf dem Chip befinden, während einer Kennzeichnungsbetriebsart des Chips, in Übereinstimmung mit einer Ausführungsform.
  • Wie gezeigt, wird in einer Operation bzw. einem Schritt 802 ein Deaktivierungsvorgang durchgeführt. Dies deaktiviert die ISM durch Abschalten aller Pull-Up- und Pull-Down-Schaltkreise. Dies erzeugt darüber hinaus einen internen Reset (IRST), der einen externen RESET außer Kraft setzt und DCAP_TEST_OUT auf Low zieht.
  • Als nächstes wird in einem Schritt 804 eine Vorladeoperation durchgeführt. Dies lädt DCAP_TEST_OUT_HIGH-Netze vor und entlädt DCAP_TEST_OUT_LOW-Netze.
  • Darüber hinaus wird in einem Schritt 806 eine Kennzeichnung auf Kurzschlüsse zwischen Blind-Polys durchgeführt. Diese Kennzeichnung kann ein Test sein, der während einer dem Chip zugeordneten Kennzeichnungsbetriebsart durchgeführt wird (d.h. um die DCAPs als defekt oder nicht defekt zu kennzeichnen).
  • Ferner wird in einem Schritt 808 ein Vorladevorgang durchgeführt. Dies wird durchgeführt, nachdem die Kennzeichnung in Schritt 806 abgeschlossen ist.
  • In Schritt 810 wird eine Kennzeichnung der mit Masse kurzgeschlossenen Quellenspannung durchgeführt. Diese Kennzeichnung wird während der dem Chip zugeordneten Kennzeichnungsbetriebsart durchgeführt.
  • Als nächstes wird in einem Schritt 812 ein Vorladevorgang durchgeführt. Auch dies wird durchgeführt, nachdem die Kennzeichnung in Schritt 810 abgeschlossen ist.
  • In Schritt 814 wird eine Kennzeichnung der Masse, die mit der Quellenspannung kurzgeschlossen ist, durchgeführt. Diese Kennzeichnung wird während der dem Chip zugeordneten Kennzeichnungsbetriebsart durchgeführt.
  • Als nächstes wird in einem Schritt 816 ein Vorladevorgang durchgeführt. Auch dies wird durchgeführt, nachdem die Kennzeichnung in Schritt 814 abgeschlossen ist.
  • Ferner wird in einem Schritt 818 ein „Stuck At“-Test durchgeführt. Dies prüft, ob der Ausgang der Testlogik auf dem Wert „0“ hängen bleibt (was einen Fehler anzeigt).
  • Nach dem Stuck At-Testvorgang wird in einem Schritt 820 ein Vorladevorgang durchgeführt.
  • Schließlich wird in einem Schritt 822 ein Deaktivierungsvorgang durchgeführt.
  • 9 veranschaulicht ein beispielhaftes Zeitdiagramm 900 für das Ablaufdiagramm von 8, gemäß einer Ausführungsform.
  • Es wird angemerkt, dass in der gezeigten beispielhaften Ausführungsform die DCAP_TEST_OUT-Wellenform für jeden Test/jede Kennzeichnung im Ablaufdiagramm von 8 als fehlerhaft angezeigt wird. Dieses Beispiel dient nur zur Veranschaulichung.
  • Tabelle 8 veranschaulicht die möglichen Wellenformzustände für die Kennzeichnung bzw. Charakterisierung. Tabelle 8
    DCAP_TEST_OUT
    DCAP_CFG CHAR MODUS PASS FAIL
    0 K.A. DISABLE 0 1
    1 NEIN PRECHARGE 0 1
    4 JA CHAR_POLY_SHORT 1 0
    5 CHAR_VDD_SHORT 1 0
    6 CHAR_GND_SHORT 1 0
    7 STUCK_AT_TEST 1 0
  • Tabelle 9 veranschaulicht die Dauer der verschiedenen im Zeitdiagramm 900 gezeigten Vorgänge. Tabelle 9
    DCAP_CFG CHAR BETRIEBSART Betr.art Dauer
    0 K.A. DISABLE Tdisable mindestens 0,5µs
    1 NEIN PRECHARGE Tprech mindestens 0,5µs
    4 JA CHAR_POLY_SHORT Tchar nicht mehr als 0,5µs
    5 CHAR_VDD_SHORT Tchar nicht mehr als 0,5µs
    CHAR_GND_SHORT Tchar nicht mehr als 0,5us
    6 JA STUCK_AT_TEST Tstuck mindestens 0,5µs
  • 10A veranschaulicht ein Schaltungsdiagramm einer beispielhaften Implementierung eines Netzes von DCAPs auf dem Chip und zugehöriger Testlogik, gemäß einer Ausführungsform.
  • Im Kontext der gezeigten beispielhaften Implementierung beträgt die maximale Drahtlänge für die Blind-Polys 2* (X+Y) =~ 1,5 mm. (Dcap_ISM-Abmessungen vernachlässigbar 11,424µm × 11,76µm).
  • 10B veranschaulicht ein Schaltungsdiagramm einer weiteren beispielhaften Implementierung eines Netzes von DCAPs auf dem Chip und zugehöriger Testlogik, gemäß einer Ausführungsform.
  • Die beispielhafte Implementierung zeigt den maximalen und minimalen Leiterbahnwiderstand und den kürzesten Weg von DCAP_TEST_OUT_HIGH zu DCAP_SENSE_IN_HIGH (und LOW). Der DCAP-Abdeckungsbereich ist ebenfalls gezeigt, ebenso wie die Anzahl von DCAPs, die pro NVISM_DCAP_TEST-Instanz angeschlossen sind.
  • Wie vorstehend beschrieben wurde, beziehen sich In-Chip-Entkopplungskondensatorschaltungen sich auf Entkopplungskondensatoren (DCAPs), die auf einem Chip platziert sind. Diese DCAPs werden in der Regel verwendet, um Stromversorgungsrauschen für den Chips zu kontrollieren, und können einzeln oder als verteiltes System genutzt werden. In einigen Fällen können DCAPs einen erheblichen Teil des Chips ausmachen. Leider verschlechtern sich Fehler in DCAPs mit der Zeit, dringen in aktive Logik ein und führen weiter zu Fehlern bei der automatischen Testmustergenerierung (ATPG). Bislang fehlte es an einer strukturellen Testabdeckung für DCAP-Schaltungen, wodurch die Testabdeckung des Chips als Ganzes verringert wird. Daher werden Fehler auf dem Chip, soweit sie mit DCAPs zusammenhängen (z.B. Kurzschlüsse im DCAP), möglicherweise nicht erfasst. Die Erfindung stellt ein strukturelles Testsystem und - verfahren für DCAPs und andere passive Logikkomponenten, die sich auf dem Chip befinden, bereit.

Claims (20)

  1. Schaltung, umfassend: eine Vielzahl von passiven Logikkomponenten auf einem Chip; eine Vielzahl von ersten Blindleitern, die so verbunden sind, dass sie mindestens einen ersten Block bilden, der mit einem Pull-Up-Punkt verbunden ist; und eine Vielzahl von zweiten Blindleitern, die so verbunden sind, dass sie mindestens einen zweiten Block bilden, der mit einem Pull-Down-Punkt verbunden ist; wobei an jedem Ende jeder passiven Logikkomponente der Vielzahl von passiven Logikkomponenten ein jeweiliger erster Blindleiter der Vielzahl von ersten Blindleitern und ein jeweiliger zweiter Blindleiter der Vielzahl von zweiten Blindleitern angebracht ist; und eine Testlogik, die mit dem Pull-Up-Punkt und dem Pull-Down-Punkt verbunden ist, wobei die Testlogik dazu konfiguriert ist, Fehler in Verbindung mit der Vielzahl von passiven Logikkomponenten auf der Grundlage jeweiliger Werte des Pull-Up-Punkts und des Pull-Down-Punkts zu erfassen.
  2. Schaltung nach Anspruch 1, wobei die passiven Logikkomponenten nichtfunktionelle Logik enthalten.
  3. Schaltung nach Anspruch 1 oder 2, wobei die passiven Logikkomponenten Entkopplungskondensatoren (DCAPs) sind.
  4. Schaltung nach einem der vorangehenden Ansprüche, wobei die passiven Logikkomponenten ausgeschaltete Komponenten sind, die beim Einschalten aktiv werden.
  5. Schaltung nach einem der vorangehenden Ansprüche, wobei die Vielzahl von ersten Blindleitern potenzialfrei ist.
  6. Schaltung nach einem der vorangehenden Ansprüche, wobei die Vielzahl von zweiten Blindleitern potenzialfrei ist.
  7. Schaltung nach einem der vorangehenden Ansprüche, wobei der Pull-Up-Punkt ein Signal von dem mindestens einen ersten Block auf den Wert 1 zieht.
  8. Schaltung nach einem der vorangehenden Ansprüche, wobei der Pull-Down-Punkt ein Signal von dem mindestens einen zweiten Block auf den Wert 0 zieht.
  9. Schaltung nach einem der vorangehenden Ansprüche, wobei die Testlogik dazu konfiguriert ist, Fehler in Verbindung mit der Vielzahl von passiven Logikkomponenten auf der Grundlage jeweiliger Werte des Pull-Up-Punkts und des Pull-Down-Punkts durch Erkennen von Kurzschlüssen, die der Vielzahl von passiven Logikkomponenten zugeordnet sind, zu erfassen.
  10. Verfahren, umfassend: Erfassen eines ersten Werts an einem Pull-Up-Punkt, der mit mindestens einem Block von ersten Blindleitern aus einer Vielzahl von ersten Blindleitern verbunden ist, Erfassen eines zweiten Werts an einem Pull-Down-Punkt, der mit mindestens einem Block von zweiten Blindleitern aus einer Vielzahl von zweiten Blindleitern verbunden ist; wobei an jedem Ende jeder passiven Logikkomponente einer Vielzahl von auf dem Chip angeordneten passiven Logikkomponenten ein jeweiliger erster Blindleiter der Vielzahl von ersten Blindleitern und ein jeweiliger zweiter Blindleiter der Vielzahl von zweiten Blindleitern angebracht ist; und Erfassen mindestens eines Fehlers, der der Vielzahl von passiven Logikkomponenten zugeordnet ist, auf der Grundlage jeweiliger Werte des Pull-Up-Punkts und des Pull-Down-Punkts.
  11. Verfahren nach Anspruch 10, wobei das Erfassen des mindestens einen Fehlers während einer Produktionstestbetriebsart des Chips durchgeführt wird.
  12. Verfahren nach Anspruch 10 oder 11, wobei das Erfassen des mindestens einen Fehlers während einer Kennzeichnungsbetriebsart des Chips erfolgt.
  13. Verfahren nach Anspruch 12, wobei während der Kennzeichnungsbetriebsart ein Kurzschluss in Zuordnung mit der Vielzahl von passiven Logikkomponenten induziert wird.
  14. Verfahren nach einem der Ansprüche 10 bis 13, wobei der mindestens eine Fehler durch einen Kurzschluss zwischen zwei Blindleitern der ersten Blindleiter und/oder der zweiten Blindleiter erfasst wird.
  15. Verfahren nach einem der Ansprüche 10 bis 14, ferner umfassend: Erfassen mindestens eines zusätzlichen Fehlers, der der Vielzahl von passiven Logikkomponenten zugeordnet ist, unabhängig von dem Erfassen des mindestens einen Fehlers, der der Vielzahl von passiven Logikkomponenten zugeordnet ist.
  16. Verfahren nach Anspruch 15, wobei der mindestens eine zusätzliche Fehler erfasst wird durch: eine mit der Masse kurzgeschlossene Versorgungsspannung.
  17. Verfahren nach Anspruch 15 oder 16, wobei der mindestens eine zusätzliche Fehler erfasst wird durch: die mit der Versorgungsspannung kurzgeschlossene Masse.
  18. Verfahren nach einem der Ansprüche 10 bis 17, wobei der mindestens eine Fehler anhand einer Änderung in dem ersten Wert des Pull-Up-Punkts oder einer Änderung in dem zweiten Wert des Pull-Down-Punkts erfasst wird.
  19. Verfahren nach einem der Ansprüche 10 bis 18, wobei der Pull-Up-Punkt und der Pull-Down-Punkt schwach sind.
  20. Verfahren nach einem der Ansprüche 10 bis 19, wobei der Pull-Up-Punkt und der Pull-Down-Punkt stark sind.
DE102021118672.2A 2020-07-22 2021-07-20 Testsystem und -verfahren für chip-entkopplungskondensatorschaltungen Pending DE102021118672A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/936,264 2020-07-22
US16/936,264 US11131711B1 (en) 2020-07-22 2020-07-22 Testing system and method for in chip decoupling capacitor circuits

Publications (1)

Publication Number Publication Date
DE102021118672A1 true DE102021118672A1 (de) 2022-01-27

Family

ID=77887728

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021118672.2A Pending DE102021118672A1 (de) 2020-07-22 2021-07-20 Testsystem und -verfahren für chip-entkopplungskondensatorschaltungen

Country Status (3)

Country Link
US (1) US11131711B1 (de)
DE (1) DE102021118672A1 (de)
TW (1) TWI782339B (de)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506457A (en) * 1995-04-07 1996-04-09 International Business Machines Corporation Electronic switch for decoupling capacitor
US6677637B2 (en) * 1999-06-11 2004-01-13 International Business Machines Corporation Intralevel decoupling capacitor, method of manufacture and testing circuit of the same
US6949967B2 (en) * 2003-09-24 2005-09-27 Taiwan Semiconductor Manufacturing Company Dynamically adjustable decoupling capacitance to reduce gate leakage current
US6844771B1 (en) * 2003-09-25 2005-01-18 Taiwan Semiconductor Manufacturing Co. Self-leakage detection circuit of decoupling capacitor in MOS technology
US20100079150A1 (en) * 2008-09-26 2010-04-01 Jochen Hoffmann Apparatus for the dynamic detection, selection and deselection of leaking decoupling capacitors
US8009398B2 (en) * 2009-06-04 2011-08-30 International Business Machines Corporation Isolating faulty decoupling capacitors
US8493075B2 (en) * 2010-09-08 2013-07-23 International Business Machines Corporation Method and apparatus for preventing circuit failure
CN208367144U (zh) * 2018-07-18 2019-01-11 北京车和家信息技术有限公司 连接状态诊断电路及车辆

Also Published As

Publication number Publication date
TW202204922A (zh) 2022-02-01
US11131711B1 (en) 2021-09-28
TWI782339B (zh) 2022-11-01

Similar Documents

Publication Publication Date Title
DE3111852C2 (de)
DE60122066T2 (de) Integrierte schaltung mit testinterface
DE10191490B4 (de) Verfahren und Vorrichtung zur Defektanalyse von integrierten Halbleiterschaltungen
DE4226070C2 (de) Halbleiterspeichereinrichtung und Verfahren zum Bestimmen der Benutzung eines Ersatzspeicherzellenfeldes
DE4110551C1 (de)
DE19801557B4 (de) Kontakt-Prüfschaltung in einer Halbleitereinrichtung
DE2854549A1 (de) Verfahren und schaltung zur vor- ort-pruefung und -diagnose von schaltungschips mit vorzugsweise strombedingter logik
DE102007005751A1 (de) Prüfvorrichtung und Prüfverfahren
DE4344294C2 (de) Verfahren zum Prüfen der Funktion einer integrierten Schaltung und Vorrichtung zum Durchführen des Verfahrens
WO2005052612A2 (de) Ein- und ausgangsschaltung eines integrierten schaltkreises, verfahren zum testen eines integrierten schaltkreises sowie integrierter schaltkreis mit einer solchen ein- und ausgangsschaltung
DE19807237C2 (de) Halbleiterbauelement-Testgerät
DE4312238C2 (de) Verfahren zum Befreien einer Halbleiterspeichervorrichtung von einem Kurzschluß
DE102006007439B4 (de) Halbleitereinzelchip, System und Verfahren zum Testen von Halbleitern unter Verwendung von Einzelchips mit integrierten Schaltungen
DE60303168T2 (de) Verfahren zur langlaufenden Analyse eines Schaltkreisentwurfs
EP0705439B1 (de) Testvorrichtung sowie -verfahren für einen auf einer platine eingelöteten ic
DE102021118672A1 (de) Testsystem und -verfahren für chip-entkopplungskondensatorschaltungen
DE10341836B4 (de) Testvorrichtung zum Testen von elektrischen Schaltungen sowie Verfahren zum parallelen Testen von elektrischen Schaltungen
DE60223043T2 (de) Elektronischer schaltkreis und testverfahren
DE10146177A1 (de) Verfahren zum Testen einer integrierten Schaltung mit einem zusätzlichen Schaltungsteil sowie integrierte Schaltung
EP0733910B1 (de) Platine mit eingebauter Kontaktfühlerprüfung für integrierte Schaltungen
EP0729034A2 (de) Prüfschaltung und Prüfverfahren zur Funktionsprüfung von elektronischen Schaltungen
DE19905719A1 (de) Integrierte Halbleiterschaltung mit Prüfanschlußflächen zur Erfassung eines Chipfehlers und diesbezügliches Prüfverfahren
DE102021001093B4 (de) Eingebundenes Testinstrument für Hochgeschwindigkeitsschnittstellen
DE10131386A1 (de) Verfahren zur Überprüfung einer leitenden Verbindung zwischen Kontaktstellen
DE102004042079B3 (de) Verfahren zur Messung einer Laufzeit einer Digitalschaltung und entsprechende Vorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed