DE10131386A1

DE10131386A1 - Verfahren zur Überprüfung einer leitenden Verbindung zwischen Kontaktstellen

Info

Publication number: DE10131386A1
Application number: DE10131386A
Authority: DE
Inventors: Gerd Frankowsky
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-06-28
Filing date: 2001-06-28
Publication date: 2003-02-20
Anticipated expiration: 2021-06-29
Also published as: DE10131386C2; US6697291B2; US20030002369A1

Abstract

Um auf einem Wafer ausgebildete Halbleiterchips (2) parallel zu testen, wird vorgeschlagen, funktionsgleiche Kontaktstellen der Halbleiterchips (2) durch Spaltenleitungen (11) zu verbinden und die Zeilen (14) der Halbleiterchips durch Auswahlsignalleitungen (13) zu selektieren. Dieses Verfahren eignet sich insbesondere zur Überprüfung von elektrisch leitenden Verbindungen zwischen Kontaktstellen des Halbleiterchips (2) und Gegenkontakten eines Prüfkopfs.

Description

Die Erfindung betrifft ein Verfahren zur Überprüfung einer leitenden Verbindung zwischen Kontaktstellen von auf einem Wafer ausgebildeten Halbleiterchips mit Gegenkontakten eines Prüfkopfes.

Es sind bereits Verfahren bekannt, mit denen die elektrische leitende Verbindung zwischen den Kontaktstiften eines Prüfkopfes und den Kontaktstellen der auf einem Wafer ausgebildeten Halbleiterchips überprüft werden kann. Üblicherweise erstreckt sich der Prüfkopf über eine Gruppe von 4 bis 64 Halbleiterchips. Falls 64 Halbleiterchips parallel getestet werden sollen und jeder der Halbleiterchips 60 Kontaktstellen aufweist, müssen 3840 Verbindungen zwischen den Kontaktstiften des Prüfkopfes und den Kontaktstellen der Halbleiterchips überprüft werden. Bei herkömmlichen Verfahren wird an die Kontaktstellen der Halbleiterchips eine negative Spannung angelegt. Intern sind die Kontaktstellen der Halbleiterchips an jeweils eine Schutzdiode angeschlossen, die bei einer negativen Spannung an den Kontaktstellen in Vorwärtsrichtung gepolt ist. Durch den Stromfluß durch die Schutzdioden und die Kontaktstellen wird die elektrisch leitende Verbindung zwischen der Kontaktstelle und dem jeweiligen Kontaktstift des Prüfkopfes festgestellt.

Falls jedoch sämtliche Halbleiterchips auf einem Wafer gleichzeitig getestet werden sollen, müssen bei 500 bis 1000 Halbleiterchips auf einem Wafer 30000 bis 60000 elektrisch leitende Verbindungen überprüft werden. Andernfalls bestehen auch funktionstüchtige Halbleiterchips nicht die nachfolgenden Tests und werden als unbrauchbar qualifiziert.

Mit den herkömmlichen Methoden kann die elektrisch leitende Verbindung zwischen den Kontaktstellen der Halbleiterchips und den Prüfstiften des Prüfkopfes nicht ohne weiteres überprüft werden.

Der Erfindung liegt die Aufgabe zugrunde, ein zur Überprüfung der elektrisch leitenden Verbindung zwischen einer großen Zahl von Kontaktstellen eines Wafers und Gegenkontakten eines Prüfkopfes geeignetes Verfahren anzugeben.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den folgenden Verfahrensschritten gelöst:

- spaltenweises Verbinden funktionsgleicher Kontaktstellen der Halbleiterchips durch in dem Prüfkopf angeordnete Spaltenleitungen;
- Ausgabe von zeilenweise zeitlich versetzten Testsignalen durch die Halbleiterchips an die Spaltenleitungen; und
- Erfassen und Auswerten der zeitlich versetzten Testsignale auf den Spaltenleitungen.

Bei dem Verfahren gemäß der Erfindung wird die elektrisch leitende Verbindung zwischen den Kontaktstellen und den Gegenkontakten des Prüfkopfes zeilenweise sequentiell geprüft. Es genügt daher, die auf den Spaltenleitungen laufenden Testsignale zu erfassen und auszuwerten. Um das Verfahren gemäß der Erfindung auszuführen, ist daher nur eine Auswerteschaltung pro Spaltenleitung erforderlich. Der technische Aufwand zur Durchführung des Verfahrens hält sich daher in vertretbaren Grenzen.

Bei einer bevorzugten Ausführungsform der Erfindung werden die Kontaktstellen der Halbleiterchips mit Schieberegistern verbunden, die zeilenweise an Schaltsignalleitungen angeschlossen sind. Durch Anlegen von Schaltsignalen an die Schaltsignalleitungen werden Testbits in den Schieberegistern zeilenweise zeitlich versetzt an den Ausgang der Schieberegister verschoben, wo beim Anlegen eines Testbits mit Hilfe einer Treiberschaltung ein Testsignal an die Spaltenleitungen ausgegeben wird. Bei dieser Ausgestaltung des Verfahrens gemäß der Erfindung werden an den Halbleiterchips lediglich zwei zusätzliche Kontaktstellen zum Einspeisen des Schaltsignals und zum Zurücksetzen der Schieberegister benötigt. Mit diesem Verfahren können dann sämtliche restlichen Kontaktstellen der Halbleiterchips unabhängig von ihrer Funktion getestet werden.

Bei einer weiteren bevorzugten Ausführungsform der Erfindung werden die Kontaktstellen mit Testsignalleitungen verbunden, über die anschließend zeilenweise nacheinander ein Testsignal in die Spaltenleitungen eingespeist wird.

Um die Kontaktstellen an die interne Testsignalleitung anzuschließen und um die Testsignale in die Testsignalleitung einzuspeisen, sind wenigstens drei Kontaktstellen notwendig. Aber dafür kann auf die den Kontaktstellen zugeordneten Schieberegister verzichtet werden.

Weitere Einzelheiten sind Gegenstand der abhängigen Ansprüche.

Nachfolgend wird die Erfindung im einzelnen anhand der beigefügten Zeichnung erläutert. Es zeigen:
Fig. 1 eine Seitenansicht und eine Aufsicht auf einen Wafer gemäß dem Stand der Technik mit markiertem Testbereich;
Fig. 2A bis 2B eine Darstellung des herkömmlichen Verfahrens, das zur Überprüfung einer leitenden Verbindung zwischen den Kontaktstellen des Wafers und den Kontaktstiften des Prüfkopfes verwendet worden ist;
Fig. 3 eine Aufsicht und eine Seitenansicht eines mit dem Verfahren gemäß der Erfindung getesteten Wafers;
Fig. 4 ein Prinzipschaltbild der zur Durchführung des erfindungsgemäßen Verfahrens verwendeten Schaltung im Prüfkopf;
Fig. 5 ein Blockschaltbild einer Schaltung mit Schieberegistern im Halbleiterchip;
Fig. 6 ein Diagramm mit dem zeitlichen Ablauf des mit Hilfe der Schaltung aus Fig. 5 durchgeführten Testverfahrens;
Fig. 7 eine Darstellung der Zustände des Schieberegisters der Schaltung aus Fig. 5 während der Ausführung des Testverfahrens;
Fig. 8 eine Darstellung eines abgewandelten Ausführunsgbeispiels der Schaltung aus Fig. 5;
Fig. 9 ein Blockschaltbild einer weiteren Schaltungsanordnung in einem Halbleiterchip; und
Fig. 10 ein Diagramm mit dem zeitlichen Ablauf des mit Hilfe der Schaltung aus Fig. 9 durchgeführten Verfahrens.
In Fig. 1A ist eine Aufsicht auf einen Wafer 1 dargestellt, auf dem Halbleiterchips 2 ausgebildet sind. Bei den Halbleiterchips 2 kann es sich beispielsweise um Speicherbausteine handeln. Die Halbleiterchips 2 sind noch nicht vereinzelt, sondern befinden sich noch im Waferverbund. Gemäß dem Stand der Technik werden Gruppen 3 der Halbleiterchips 2 mit Hilfe eines Prüfkopfes 4 getestet. In Fig. 1A ist die Gruppe 3 der vom Prüfkopf 4 abgedeckten Halbleiterchips 2 markiert. Dabei werden die Halbleiterchips 2 hinsichtlich ihrer Funktionsfähigkeit überprüft. Die Gruppen 3 der mit dem bekannten Verfahren getesteten Halbleiterchips umfassen von 2 × 2 bis 8 × 8 Halbleiterchips 2. Der Kontakt zwischen den Halbleiterchips 2 auf dem Wafer 1 und dem Prüfkopf 4 wird durch Gegenkontakte 5 des Prüfkopfes 4 hergestellt. Bei den Gegenkontakten handelt es sich üblicherweise um Nadeln, die wie in Fig. 2A dargestellt, an Kontaktstellen der Halbleiterchips 6 anliegen. Die leitende Verbindung zwischen den Kontaktstellen 6 und den Gegenkontakten 5 wird beim Stand der Technik mit Hilfe jeweils einer an eine Kontaktstelle 6 angeschlossenen Schutzdiode 7 überprüft, die beim Anlegen einer negativen äußeren Spannung-U_m in Vorwärtsrichtung gepolt ist. Das Anlegen der negativen äußeren Spannung erfolgt über eine äußere Spannungsquelle 8. Zum Erfassen des durch die Schutzdiode 7 und die Kontaktstelle 6 fließenden Stromes ist ein Strommeßgerät 9 erforderlich.
Falls kein Kontakt zwischen der Kontaktstelle 6 und dem Gegenkontakt 5 besteht, fließt durch die Schutzdiode und die Kontaktstelle 5 kein Strom und das Strommeßgerät 9 zeigt eine Stromstärke gleich Null an. Das herkömmliche Verfahren eignet sich lediglich für eine geringe Zahl von zu überprüfenden Verbindungen zwischen den Gegenkontakten 5 und den Kontaktstellen 6.
Falls jeder der Halbleiterchips 2 etwa 60 Kontaktstellen 6 aufweist, sind 3840 Verbindungen zu überprüfen, wenn 64 Halbleiterchips 2 gleichzeitig überprüft werden sollen. Es handelt sich hier um typische Zahlen für einen herkömmlichen Test. Prinzipiell können beliebig viele Chips auf einer Probe-Card angerechnet werden.
Es besteht jedoch ein Bedarf, die Halbleiterchips 2 des Wafers 1 in ihrer Gesamtzahl gleichzeitig zu testen. Da typischerweise auf einem Wafer 1 zwischen 500 und 1000 Halbleiterchips 2 ausgebildet sind, besteht die Notwendigkeit 30000 bis 60000 Verbindungen zwischen einem Prüfkopf 10 und dem Wafer 1 zu überprüfen.
Dementsprechend sind in Fig. 3A sämtliche Halbleiterchips 2 als zu testende Halbleiterchips 2 markiert.
Gemäß Fig. 4 werden im Prüfkopf 10 funktionsgleiche Kontaktstellen 6 der verschiedenen Halbleiterchips 2 jeweils durch Spaltenleitungen 11 elektrisch leitend verbunden und dadurch jeweils die in Spalten 12 liegenden Halbleiterchips zu Gruppen G<0> bis G<m-1> zusammengefaßt.
Außerdem sind die Halbleiterchips 2 zeilenweise an Auswahlsignalleitungen 13 angeschlossen, die in Fig. 4 mit CS<0> bis cS<n-1> bezeichnet werden. Über die Auswahlsignalleitungen 13 können die Halbleiterchips 2 in der jeweiligen Zeile 14 zur Ausgabe eines Testsignals auf den Spaltenleitungen 11 veranlaßt werden. Zweckmäßigerweise erfolgt die Ausgabe der Testsignale an die Spaltenleitungen zeilenweise zeitlich versetzt, so daß die auf den Spaltenleitungen 11 laufenden Testsignale den einzelnen Zeilen 14 zugeordnet werden können. Durch dieses Verfahren läßt sich auch eine große Zahl von Verbindungen zwischen Kontaktstellen 6 der Halbleiterchips 2 und Gegenkontakten 5 des Prüfkopfs 4 ohne einen unverhältnismäßig großen Aufwand überprüfen, da die Kontaktstellen 6 zeilenweise rasch durchgeschaltet werden können und zum Auslesen der Spaltenleitungen 11 nur so viele Lesevorrichtungen erforderlich sind, wie Spaltenleitungen 11 vorhanden sind.
In Fig. 5 ist ein Blockschaltbild einer Schaltungsanordnung in den Halbleiterchip 2 dargestellt, die sich dazu eignet, mit dem zuvor beschriebenen Verfahren getestet zu werden. Der in Fig. 5 dargestellte Halbleiterchip weist eine zur Eingabe eines Umschaltsignals CTEST geeignete Umschaltkontaktstelle 15 auf. Durch Anlegen des Umschaltsignals an die Umschaltkontaktstelle 15 wird eine Auswahlkontaktstelle 16 von einer zu einem Eingangsverstärker 17 führenden Steuer-, Adressen oder Kommandoleitung 18 getrennt. Gleichzeitig werden Datenkontaktstellen 19 von Datenleitungen 20 getrennt, die zu Eingangs- und Ausgangsverstärkern 21 führen. Dabei werden die Datenkontaktstellen 19 an einen Testsignalgenerator 22 angeschlossen. Der Testsignalgenerator 22 umfaßt jeweils ein Testbitspeicher 23, dem ein Schieberegister 24 nachgeschaltet ist. An den Ausgang des Schieberegisters 24 ist ein Verstärker 25 angeschlossen. Die Schieberegister 24 müssen ebenso viele Speicherzellen aufweisen, wie Zeilen 14 vorhanden sind.
Zu Beginn des Testverfahrens wird ein Umschaltsignal an die Umschaltkontaktstelle 15 angelegt. Dadurch schaltet der Schalter 26 die Datenkontaktstellen 19 von den Datenleitungen 20 zu den Testsignalgeneratoren 22 um. Außerdem wird die Auswahlkontaktstelle 16 von der Steuer- und Adressenleitung 8 zu einer Schaltsignalleitung 27 umgeschaltet. Ferner wird durch das Umschaltsignal ein Impulsgenerator 28 getriggert, der die Testsignalgeneratoren 22 in den Grundzustand zurücksetzt. Dabei wird das im Testbitspeicher 23 gespeicherte Testbit in eine erste Speicherzelle der Schieberegister 24 übernommen und der Inhalt der übrigen Speicherzellen der Schieberegister 24 gelöscht. Das Signal zum Zurücksetzen der Testsignalgeneratoren 22 wird über eine Resetleitung 29 vom Impulsgenerator 28 an die Testsignalgeneratoren 22 abgegeben.
Anschließend wird ein Auswahlsignal über die Auswahlkontaktstelle 16 in den Halbleiterchip 2 eingespeist und taktet dort die Testsignalgeneratoren 22. Dadurch wird das Testbit Schritt für Schritt durch die Speicherzellen des Schieberegisters 24 geschoben. Wenn das Testbit am Ausgang des Schieberegisters 24 erscheint, wird durch den Verstärker 25 ein Testsignal an die Spaltenleitungen 11 abgegeben.
In Fig. 6 ist der zeitliche Ablauf des Testverfahrens dargestellt. Zuoberst befindet sich eine Darstellung des zeitlichen Verlaufs des Umschaltsignals CTEST. Darunter ist der zeitliche Verlauf der Auswahlsignale CS dargestellt, die den jeweiligen Zeilen 14 zugeordnet sind und die über die Auswahlsignalleitungen 13 und die Auswahlkontaktstelle 16 in die Halbleiterchips 2 eingespeist werden. Während einer Anfangsphase 30 wird in die Auswahlsignalleitungen 13 zeilenweise nacheinander ein Auswahlsignal eingespeist. Der Beginn des Auswahlsignals ist bei dem in Fig. 6 dargestellten Ausführungsbeispiel von Zeile zu Zeile jeweils um eine Taktperiode verzögert. Nach n-1 Taktperioden liegt in der Zeile 14, die mit dem Taktsignal CS<0> beaufschlagt wird, das Testbit am Verstärker 25 an, so daß das Testsignal an die Spaltenleitungen 11 abgegeben wird.
In Fig. 6 ist der zeitliche Verlauf der Testsignale auf den Spaltenleitungen 11 beispielhaft anhand von zwei Spaltenleitungen 11A und 11B gezeichnet. Falls in allen Zeilen 14 eine einwandfreie elektrische Verbindung zwischen den Datenkontaktstellen 19 und den Gegenkontakten 5 besteht, muß während einer Testphase 31 jeweils ein Testsignal TS in der charakteristischen Form an den Spaltenleitungen 11 anliegen. Ein Ausfall 32 im Testsignal TS B deutet beispielsweise auf einen fehlerhaften Kontakt in der Spaltenleitung 11B in der Zeile 14 hin, die mit dem Schaltsignal CS<1> beaufschlagt wird.
Es sei angemerkt, daß auch Kurzschlüsse zu einer Spannungsversorgung aus dem Testsignal TS erkennbar sind. In diesem Fall würde das Testsignal TS durchgehend auf dem gleichen Spannungsniveau bleiben.
Weiterhin sei angemerkt, daß ein schlechter Kontakt zwischen der Auswahlkontaktstelle 16 und dem entsprechend dem Gegenkontakt 5 des Prüfkopfes 4 ebenfalls durch ein gleichbleibendes Spannungsniveau auf den Spaltenleitungen 11 feststellbar ist.
In Fig. 7 sind nochmals die Schieberegister 24 von aufeinanderfolgenden Zeilen 14 dargestellt. Durch den zeilenweise verzögerten Beginn der Schaltsignale CS<0> bis CS<3> während der Anfangsphase 30 befindet sich das Testbit, das in Fig. 7 mit "1" gekennzeichnet ist, in aufeinanderfolgenden Zeilen 14 jeweils in einer anderen Speicherzelle des Schieberegisters 24. Daher erscheint das Testbit zu einer für die jeweilige Zeile 14 charakteristischen Zeit am Ausgang des Schieberegisters 24. Durch das Erscheinen des Testbits am Ausgang des Schieberegisters 24 wird aber das Testsignal TS für die Spaltenleitungen 11 erzeugt. Daher kann aus dem zeitlichen Verlauf der Testsignale TS auf die Qualität der elektrischen Verbindung zwischen den Datenkontaktstellen 19 und den Gegenkontakten 5 geschlossen werden.
In Fig. 8 ist ein abgewandeltes Schieberegister 33 dargestellen 19 erzeugen lassen. Dieses Schieberegister 33 weist zwei Teilregister SR1 und SR2 auf, in denen jeweils um eine Speicherzelle versetzt zwei Testbits "1" vom Auswahlsignal CS durch die Speicherzellen des Schieberegisters 33 geschoben werden. Die Ausgänge der Teilregister SR1 und SR2 sind jeweils an Eingänge einer Verstärkerschaltung 34 angeschlossen, die den Ausgang immer dann in den hochohmigen Zustand ("Tristate") schaltet, wenn an beiden Eingängen eine logische "0" anliegt.
Die Verstärkerschaltung 34 ist in Fig. 8 vergrößert herausgezeichnet. Die Verstärkerschaltung umfaßt 34 eine Gegentaktendstufe, die von einem n-Kanal-Transistor 35 und einem p- Kanal-Transistor gebildet ist. Der n-Kanal-Transistor 35 ist auf Seiten der Source mit Masse und der p-Kanal-Transistor 36 auf der Seite der Source mit V_int verbunden. Dem Gate des p- Kanal-Transistors 36 ist ein Inverter 37 vorgeschaltet. Beim Fortschalten der Teilregister SR1 sowie SR2 des Schieberegisters 33 erscheint zunächst die logische "1" am Ausgang des Schieberegisters SR1, was zu einer logischen "1" am Ausgang der Verstärkerschaltung 34 führt. Nach der nächsten Schaltzyklusschaltung schaltet das Teilregister SR1 wieder auf "0" und am Ausgang des Teilregisters SR2 erscheint nunmehr die logische "1". Die Verstärkerschaltung 34 schaltet dann am Ausgang in eine logische "0". Zu allen anderen Zeiten liegen an beiden Eingängen der Verstärkerschaltungen 34 logisch "0" an, was die Verstärkerschaltung 34 in den hochohmigen Zustand versetzt.
In Fig. 9 ist eine weitere Ausführungsform eines Halbleiterchips 2 dargestellt, der ebenfalls über eine Umschaltkontaktstelle 15 und eine Auswahlkontaktstelle 16 verfügt. Neben den Datenkontaktstellen 19 sind in Fig. 9 auch eine Adressenkontaktstelle 38 eingezeichnet, die auch bei dem in Fig. 5 dargestellten Ausführungsbeispiel des Halbleiterchips 2 vorhanden ist.
Durch Anlegen eines Umschaltsignals an die Umschaltkontaktstelle 15 werden die Datenkontaktstellen 19 sowie die Schaltkontaktstelle 16 und die Adressenkontaktstelle 38 von internen Datenleitungen 20 und Steuer- und Adressenleitungen 18 getrennt. Die Auswahlkontaktstelle 16 wird dabei zu der internen Auswahlsignalleitung 27 umgeschaltet. Die Datenkontaktstellen 19 und die Adressenkontaktstellen 38 werden dagegen zu einer internen Testsignalleitung 39 umgeschaltet. Durch in der Testsignalleitung 39 angeordnete Schalter 40, die von den auf der Auswahlsignalleitung 27 laufenden Auswahlsignale betätigt werden, können durch die Testsignalleitungen 39 die Datenkontaktstellen 19 und der Adressenkontaktstellen 38 intern elektrisch leitend verbunden werden. Ein in eine der Datenkontaktstellen 19 oder der Adressenkontaktstellen 38 eingespeistes Testsignal erscheint daher an allen übrigen Datenkontaktstellen 19 oder Adressenkontaktstellen 38.
In Fig. 10 ist der zeitliche Ablauf des Testverfahrens auf der Basis der in Fig. 9 dargestellten internen Schaltung im Halbleiterchip 2 dargestellt. Zu Beginn wird das Umschaltsignal CTEST an die Umschaltkontaktstelle 15 angelegt. Dadurch werden die Datenkontaktstellen 19 und die Adressenkontaktstellen 38 von den internen Datenleitungen und Steuer- und Adressenleitungen 8 getrennt und auf die Testsignalleitung 39 umgeschaltet. Anschließend wird ein Testsignal "Source" an eine der Spaltenleitungen 11 angelegt. Die Auswahl der Zeilen 14 der Halbleiterchip 2 wird durch die externen Auswahlsignalleitungen 13, die an die Auswahlkontaktstelle 16 angeschlossen sind, vorgenommen. In Fig. 10 sind die Schaltsignale zeilenweise mit CS<0> bis CS<3> bezeichnet.
Durch zeilenweise zeitlich versetztes Anlegen der Auswahlsignale CS<0> bis CS<n-1> erscheint an den Spaltenleitungen 11, die nicht zum Einspeisen des Testsignals "Source" verwendet werden, zeitlich nacheinander die Testsignale TS, deren Verlauf dem durch die Auswahlsignale CS<0> bis CS<n-1> ausgewählten Abschnitt des Testsignals "Source" entspricht.
In Fig. 10 ist der Verlauf des Testsignals TS in zwei Spaltenleitungen 11A und 11B dargestellt. Diese Testsignale werden nachfolgend als TS A und TS B bezeichnet. Das Testsignal TS A weist zum Zeitpunkt, zu dem das Auswahlsignal CS<1> aktiviert ist, einen Ausfall 41 auf, da das Testsignal Source während dieser Zeit einen Schaltvorgang aufweist, der im Testsignal TS A nicht zu finden ist. Vielmehr verbleibt das Testsignal TS A auf hohem Spannungsniveau. Dies deutet auf einen Kurzschluß der zugeordnete Kontaktstelle 19 mit einer Spannungsversorgung hin.
Ein zweiter Ausfall 42 im Testsignal TS B zum Zeitpunkt der Aktivierung des Auswahlsignals CS<3> zeichnet sich dadurch aus, daß das Testsignal TS B während dieser Zeit auf Null bleibt, obwohl das Testsignal "Source" einen hohen Spannungspegel aufweist. Dies deutet auf eine fehlende elektrisch leitende Verbindung der Datenkontaktstelle 19 und dem zugehörigen Gegenkontakt 5 des Prüfkopfs 4 hin.
Das anhand der Fig. 9 und 10 beschriebene Verfahren zeichnet sich dadurch aus, daß nur ein geringer zusätzlicher Schaltungsaufwand im Inneren des Halbleiterchips 2 erforderlich ist. Insbesondere werden keine Testsignalgeneratoren wie bei dem anhand der Fig. 5 und 6 dargestellten Ausführungsbeispiel benötigt. Vielmehr wird das Testsignal von Außen in den Halbleiterchip 2 eingespeist. Dazu ist allerdings ein zusätzlicher Eingang nötig, durch den das Testsignal "Source" in den Halbleiterchip 2 eingespeist wird. Bezugszeichenliste 1 Wafer
2 Halbleiterchip
3 Gruppe
4 Prüfkopf
5 Gegenkontakt
6 Kontaktstellen
7 Schutzdiode
8 Spannungsquelle
9 Strommeßgerät
10 Prüfkopf
11 Spaltenleitung
12 Spalten
13 Auswahlsignalleitungen
14 Zeile
15 Umschaltkontaktstelle
16 Auswahlkontaktstelle
17 Eingangverstärker
18 Steuer- und Adressenleitung
19 Datenkontaktstelle
20 Datenleitung
21 Eingangs- und Ausgangsverstärker
22 Testsignalgenerator
23 Testbitspeicher
24 Schieberegister
25 Verstärker
26 Schalter
27 Schaltsignalleitung
28 Impulsgenerator
29 Resetleitung
30 Anfangsphase
31 Testphase
32 Ausfall
33 Schieberegister
34 Verstärkerschaltung
35 n-Kanal-Transistor
36 p-Kanal-Transistor
37 Inverter
38 Adressenkontaktstelle
39 Testsignalleitung
40 Schalter
41 Ausfall
42 Ausfall

Claims

1. Verfahren zur Überprüfung einer leitenden Verbindung zwischen Kontaktstellen (15, 16, 19, 38) von auf einem Wafer (1) ausgebildeten Halbleiterchips (2) mit Gegenkontakten (5) eines Prüfkopfes (4) mit den Verfahrensschritten:

- spaltenweises Verbinden funktionsgleicher Kontaktstellen (19) der Halbleiterchips (2) durch in dem Prüfkopf (4) angeordnete Spaltenleitungen (11);

- Ausgabe von zeilenweise zeitlich versetzten Testsignalen (TS) durch die Halbleiterchips (2) an die Spaltenleitungen (11); und

- Erfassen und Auswerten der zeitlich versetzten Testsignale (TS) auf den Spaltenleitungen (11).

2. Verfahren nach Anspruch 1, bei dem die Kontaktstellen (19) der Halbleiterchips (2) zu Beginn des Verfahrens mit Schieberegistern (24) verbunden werden, wobei die Kontaktstellen (19) zeilenweise an jeweils eine Auswahlsignalleitung (13) angeschlossen werden.

3. Verfahren nach Anspruch 2, bei dem in einer ersten Speicherzelle der Schieberegister (24) durch Zurücksetzen der Schieberegister (24) ein Testbit erzeugt wird und bei dem durch Anlegen des Auswahlsignals (CS) mit zeilenweise zeitlich versetztem Beginn die Testbits zeilenweise zu den Ausgängen der Schieberegister (24) verschoben werden, wo beim Erscheinen des Testbits am Ausgang des Schieberegisters (24) mit Hilfe einer Treiberschaltung (25) an die Spaltenleitungen (11) ein Testsignal ausgegeben wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Kontaktstellen (19) in einen hochohmigen Zustand versetzt werden, wenn kein Testsignal (TS) an den Kontaktstellen (19) anliegt.

5. Verfahren nach Anspruch 1, bei dem die Kontaktstellen (19) an eine mit einem Testsignal (TS) beaufschlagbare Testsignalleitung (39) angeschlossen werden und bei dem zeilenweise nacheinander ein in die Testsignalleitung (39) eingespeistes Testsignal (TS) an die Spaltenleitungen (11) angelegt wird.

6. Verfahren nach Anspruch 5, bei dem die Kontaktstelle (19) der Halbleiterchips (2) zeilenweise durch Schaltelemente (40) an die Testsignalleitungen (11) angeschlossen werden, wobei die Schalterelemente (40) durch jeweils eine Auswahlkontaktstelle (16) der Halbleiterchips (2) betätigt werden.

7. Verfahren nach Anspruch 5 oder 6, bei dem eine Spaltenleitung (11) als Testsignalleitung verwendet wird.