DE19735991C2 - Schaltung zum Löschen eines CMOS-RAM-Speichers - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf CMOS-RAM-Speicher und insbesondere auf das Löschen derartiger Speicher.

Ein statisch realisierter RAM-Speicher oder Direktzugriffsspeicher behält seine Informationen auch nach Abtrennen aller seiner Versorgungsquellen noch eine gewisse Zeit bei. Da diese Zeit in der Regel im Bereich mehrerer Mikrosekunden liegt, ist es möglich, z. B. durch schnelles Abkühlen des Speichers dessen gespeicherte Daten dauerhaft zu erhalten. Falls der Mißbrauch eines derartigen Lesens beispielsweise sicherheitsrelevanter Daten verhindert werden soll, muß der Speicher wesentlich schneller gelöscht werden als durch Abtrennen aller Versorgungsquellen allein.

Aus der DE 689 16 858 T2 ist ein statischer RAM-Speicher mit selektiv löschbaren Speicherzellen und einem Schnelllöscheingang bekannt.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Schaltung zum Löschen eines CMOS-RAM-Speichers zu schaffen, um ein möglichst schnelles Löschen des Speichers zu erreichen.

Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1 gelöst.

Der Erfindung liegt die Erkenntnis zugrunde, daß es für ein schnelles Löschen eines statischen CMOS-RAM-Speichers nicht ausreicht, einfach die Versorgungsquellen abzuklemmen. In diesem Falle behält der Speicher seine Informationen noch eine gewisse Zeit bei, bis die in dem Speicher gespeicherte Energie verschwunden ist, indem sich Ladungsunterschiede an verschiedenen Stellen des Speichers ausgleichen. Statt dessen wird eine aktive Löschung gemäß der vorliegenden Erfindung vorgeschlagen. Eine erfindungsgemäße Schaltung zum Löschen eines CMOS-RAM-Speichers, der zwei Inverter aufweist, die wiederum je zwei komplementäre Transistoren aufweisen, wobei bei jedem Inverter Drain-Anschlüsse der Transistoren mitein­ ander verbunden sind, umfaßt daher eine Einrichtung zum Vor­ wärtspolen eines pn-Übergangs zwischen den verbundenen Drain-Anschlüssen und einem Transistorsubstrat, wodurch bei unterbrochener Spannungsversorgung des RAM-Speichers der durch eine Ladung auf den verbundenen Drain-Anschlüssen der Transistoren dargestellte Informationsinhalt des RAM-Spei­ chers löschbar ist.

Durch aktives Vorwärtspolen des besagten pn-Übergangs zwi­ schen entweder einem hochdotierten p⁺-Kontakt und einem n- Substrat oder einem hochdotierten n⁺-Kontakt und einem p- Substrat werden an den verbundenen Drainanschlüssen noch vorhandene Ladungen in sehr kurzer Zeit zur Masse abgelei­ tet, wobei die Diodenströme der besagten Dioden groß genug sind, daß der Speicher typischerweise unter einer Mikrose­ kunde komplett entladen wird.

Vorzugsweise soll diese aktive Löschung selbst nach dem Ab­ trennen aller Versorgungsquellen erfolgen. Damit eine aktive Löschung nach Abtrennen der Versorgungsquellen möglich ist, muß die in dem RAM-Speicher gespeicherte Energie verwendet werden. Bei einem CMOS-RAM-Speicher in n-Wannen-Technik wird hierzu das Wannensubstrat, das üblicherweise auf Versor­ gungsspannungspotential liegt, auf das Massepotential ge­ legt. Eine positive Spannung an den verbundenen Drain-An­ schlüssen eines Inverters wird somit zu einem Durchgang des pn-Übergangs zwischen dem hochdotierten Drain-Kontaktbereich und der Wanne führen. Vorzugsweise, um eine noch schnellere Entladung zu erreichen, wird ebenfalls der Versorgungsspan­ nungsanschluß des RAM-Speicherchips auf Massepotential ge­ legt.

Bei einem CMOS-RAM-Speicher mit p-Wannen-Technik wird eine Flußpolung des pn-Übergangs zwischen dem stark n-dotierten Drain-Anschluß des Wannen-Transistors und der p-Wanne erreicht, indem das p-Wannensubstrat auf das Versorgungsspan­ nungspotential gebracht wird. Dies führt dazu, daß ein an dem verbundenen Drain-Anschlüssen vorhandener NIEDRIG- oder LOW-Zustand über den pn-Übergang aufgeladen wird, indem La­ dungen auf die verbundenen Drain-Anschlüsse gebracht werden. Vorzugsweise kann ebenfalls der Masse- (GND-) Anschluß des CMOS-RAM-Speicherchips auf das Versorgungsspannungspotential gebracht werden, um eine noch schnellere Entladung als bei lediglich vorhandenem in Flußrichtung gepolten pn-Übergang zu erreichen. Für eine aktive Löschung des CMOS-RAM-Spei­ chers in p-Wannen-Technik ist ein zusätzlicher Energiespei­ cher notwendig, der das Wannensubstrat bei abgetrennter Ver­ sorgungsspannung auf das Versorgungsspannungspotential an­ heben kann. Hierfür eignet sich ein Kondensator, der zwi­ schen den Anschluß für das Wannensubstrat und Masse geschal­ tet ist und im Betrieb des CMOS-RAM-Speichers aufgeladen ist. Bei Abtrennung der Versorgungsspannung reicht bei ge­ eigneter Dimensionierung seine gespeicherte Ladung aus, um die verbundenen Drain-Anschlüsse eines Inverters einer CMOS-Speicherzelle aufzuladen, d. h. einen NIEDRIG-Zustand zu löschen.

Zusammenfassend ist also festzustellen, daß bei bevorzugter Verwendung von statischen CMOS-RAM-Speichern in p-Wannen- Technik NIEDRIG-Zustände in hohe Zustände verändert werden, während bei Verwendung der n-Wannen-Technik für die Inverter HOCH- oder "HIGH"-Zustände in niedrige Zustände verändert werden. Nach dem Löschvorgang eines Speichers in n-Wannen- Technik werden alle Speicherzellen einen niedrigen Zustand aufweisen, während direkt nach dem Löschen von Speichern in p-Wannen-Technik alle Speicherzellen HIGH-Zustände haben werden. Die HIGH-Zustände werden sich alle im wesentlichen gleichzeitig über im Speicher vorhandene Leitwerte entladen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich­ nungen detaillierter erläutert. Es zeigen:

Fig. 1 den Aufbau eines statischen CMOS-RAM-Speichers an­ hand von vier Speicherzellen;

Fig. 2 eine vergrößerte Ansicht eines Speicherzelle des statischen CMOS-RAM-Speichers von Fig. 1;

Fig. 3 den prinzipiellen Aufbau eines CMOS-Inverters in p-Wannen-Technik;

Fig. 4 ein bevorzugtes Ausführungsbeispiel einer Schaltung zum schnellen Löschen eines statischen CMOS-RAM- Speichers in p-Wannen-Technik;

Fig. 5 den Aufbau eines CMOS-Inverters in n-Wannen-Tech­ nik; und

Fig. 6 ein bevorzugtes Ausführungsbeispiel einer Schaltung zum schnellen Löschen eines statischen CMOS-RAM- Speichers in n-Wannen-Technik.

Fig. 1 zeigt den Aufbau eines statischen CMOS-RAM-Speichers (100 in Fig. 4 und 6) anhand von vier Speicherzellen 1, 2, 3, 4. RAM-Speicher sind Speicher, bei denen nach Vorgabe einer Adresse Daten abgespeichert und unter dieser Adresse wieder ausgelesen werden können. RAM-Speicher bieten somit einen wahlfreien Zugriff. Auf jede einzelne Speicherzelle 1, 2, 3, 4 kann wahlfrei zugegriffen werden, um entweder einen HIGH-Zustand oder einen LOW-Zustand auszulesen. Ein Eins-Zu­ stand äußert sich in einer hohen Spannung an einem Ausgang der Speicherzelle, welche üblicherweise +5 V betragen kann. Der Null-Zustand (LOW-Zustand) äußert sich in einer Spannung in der Nähe von 0 V. An dieser Stelle sei angemerkt, daß statische CMOS-RAM-Speicher in der Technik bekannt sind. Lediglich die für die vorliegende Erfindung wesentlichen Aspekte derselben werden daher nachfolgend detaillierter dargestellt.

Fig. 2 zeigt eine Zelle eines statischen CMOS-RAM-Speichers, wie z. B. die Speicherzelle 1 von Fig. 1. Die Speicherzelle 1 umfaßt drei Datenanschlüsse sowie vier sonstige Anschlüs­ se. Über einen Anschluß SEL0 (SEL = select = Auswählen) wird die Speicherzelle 1 ausgewählt, indem zwei n-Kanal-Transi­ storen 20, 22, die auch als Auswahltransistoren bezeichnet werden, leitend geschaltet werden, indem an Gateanschlüsse G derselben eine positive Spannung angelegt wird, die größer als die Schwellenspannung derselben ist. Durch diese Maß­ nahme werden die Feldeffekttransistoren 20, 22 leitend, wo­ durch an einem Anschluß DATA 0 bzw. an einem Anschluß DATA 0 Spannungspotentiale vom "Inneren" der Speicherzelle am Aus­ gang derselben bzw. an einem Datenausgang sichtbar werden.

Die Speicherzelle 1 umfaßt ferner einen Versorgungsspan­ nungsanschluß VDD, einen Masseanschluß GND, einen Substrat­ anschluß BULKP für die Substrate der p-Kanal-Transistoren sowie einen Substratanschluß BULKN für die Substrate der n- Kanal-Transistoren.

Wie es für Fachleute bekannt ist, werden statische CMOS- RAM-Speicherzellen aus zwei Invertern 30, 40 gebildet, die miteinander verschaltet sind, wie es nachfolgend beschrieben ist.

Der erste Inverter 30 besteht aus einem p-Kanal-Transistor 32 sowie aus einem n-Kanal-Transistor 34. Der zweite Inver­ ter 40 besteht analog aus einem p-Kanal-Transistor 42 sowie aus einem n-Kanal-Transistor 44. Der erste Inverter 30 ist genauso wie der zweite Inverter 40 aufgebaut, weshalb ledig­ lich der erste Inverter 30 näher beschrieben wird. Der Source- (S-) Anschluß des p-Kanal-Transistors 32 ist mit dem Versorgungsspannungsanschluß VDD verbunden, während der Drain- (D-) Anschluß desselben mit dem Drain-Anschluß des n-Kanal-Transistors 34 mittels eines Knotens 36 miteinander verbunden ist. Wenn der Auswahltransistor 20 leitend ge­ schaltet ist, kann das Potential am Knoten 36 über den An­ schluß DATA 0 ausgelesen werden. Der Source-Anschluß des n-Kanal-Transistors des ersten Inverters 30 ist mit dem Masseanschluß GND der Speicherzelle verbunden. Der zweite In­ verter 40 ist ebenfalls wie der erste Inverter aufgebaut, wobei die Drain-Anschlüsse der Transistoren 42, 44 an einem Knoten 46 miteinander verbunden sind. Das an dem Knoten 46 anliegende Potential ist bei normalem Speicherbetrieb kom­ plementär zu dem an dem Knoten 36 anliegenden Signal, wie es durch den Querstrich über "DATA 0" symbolisch angedeutet ist. Das Potential am Knoten 36 des ersten Inverters 30 stellt das Potential an Gateanschlüssen G der Transistoren des zweiten Inverters dar, während umgekehrt das Potential am Knoten 46 des zweiten Inverters 40 das Potential für die Gate-Anschlüsse der Transistoren des ersten Inverters 30 liefert. Die Substratanschlüsse der p-Kanal-Transistoren 32, 42 sind miteinander verbunden und über den Anschluß BULKP an einem RAM-Speicherchip zugänglich. Ferner sind die Substrate der n-Kanal-Transistoren 34, 44 sowie der n-Kanal-Auswahl­ transistoren 20, 22 miteinander verbunden und über den An­ schluß BULKN zugänglich. Die Anschlüsse BULKP und BULKN ei­ nes statischen CMOS-Speichers sind nicht notwendigerweise von außen zugänglich. Stattdessen können sie bereits intern direkt mit VDD bzw. mit GND verbunden sein, wodurch jedoch die Anwendung und die Funktionsweise der vorgeschlagenen Schaltungen nicht weiter beeinträchtigt werden.

Wie es bereits erwähnt wurde, kann die in Fig. 2 gezeichnete Schaltung Informationen speichern. Wird beispielsweise über den Eingang DATA 0 eine hohe Spannung eingegeben, während über den Eingang DATA 0 eine niedrige Spannung eingegeben wird, so wird das Potential an dem Knoten 36 einen hohen Zustand haben, während das Potential an dem Knoten 46 einen niedrigen Zustand haben wird. Zum Umladen der Zustände an den Knoten 36, 46 müssen umgekehrte Signale an den Daten­ eingängen eingegeben werden. Die Zustände einer CMOS-Spei­ cherzelle bleiben erhalten, wenn die Eingangssignale an den DATA-Eingängen entfernt werden, wenn dieselben also hoch­ ohmig werden. Auf dieser Tatsache basiert die Informations­ speicherwirkung der statischen RAM-Speicherzelle 1 von Fig. 2.

CMOS-Inverter können sowohl in p- bzw. n-Wannen-Technik im­ plementiert sein. Fig. 3 zeigt eine mögliche Realisierung eines CMOS-Inverters in p-Wannen-Technik. Der Inverter aus Fig. 3 ist auf einem n-dotierten Halbleitersubstrat 60 aufgebaut. Er umfaßt ferner einen in das n-Substrat dotier­ ten p-Bereich 62, der allgemein als "Wanne" bezeichnet wird. In dem n-Substrat sind zwei p⁺-Bereiche 64 vorhanden, wo­ durch ein p-Kanal-Transistor links in Fig. 3 gebildet ist, welcher beispielsweise der Transistor 32 oder 42 sein kann. Die p⁺-Bereiche 64 sind mit Metallisierungen 66 für den Source- (S-) und den Drain- (D-) Anschluß für den p-Kanal- Transistor versehen. Der p-Kanal-Transistor umfaßt ferner eine Siliziumoxidschicht 68, wobei ein Teil der Silizium­ oxidschicht 68 ein Gateoxid 70 bildet, auf dem eine Gateme­ tallisierung 72 aufgebracht ist, welche mit einem Gatean­ schluß G verbunden ist. Der p-Kanal-Transistor links in Fig. 3 ist ein Transistor vom Anreicherungstyp, der erst leitend ist, d. h. einen Kanal aufweist, wenn an das Gate eine Span­ nung angelegt wird, die auf den Source-Anschluß bezogen ne­ gativer als eine sogenannte Schwellenspannung ist, die bei üblichen CMOS-Bauelementen dem Betrage nach etwa 1,5 V be­ trägt. Selbstverständlich ist es bei integrierten Speichern mit einer Vielzahl von Invertern nicht der Fall, daß alle Transistoranschlüsse eigene Metallisierungen haben. Fig. 3 und die nachfolgende Fig. 5 sollen nur schematisch den Auf­ bau eines einzelnen Inverters veranschaulichen.

Rechts in Fig. 3 ist ein n-Kanal-Transistor gebildet, wel­ cher der Transistor 34 oder 44 sein könnte. Derselbe weist hochdotierte n⁺-Bereiche auf, welche in der p-Wanne 62 ge­ bildet sind und mit Metallisierungen 76 für einen Drain- bzw. Source-Anschluß des n-Kanal-Transistors verbunden sind. Ein Gateoxid 78 befindet sich unter einer Gatemetallisierung 80, wodurch ein n-Kanal-Transistor vom Anreicherungstyp ge­ bildet ist, da der n-Kanal-Transistor nur dann leitend ist, wenn ein Kanal ausgebildet ist, d. h. wenn am Gate desselben in Bezug zum Source-Anschluß eine Spannung anliegt, die größer als die Schwellenspannung ist, welche auch hier bei­ spielsweise 1,5 V betragen kann. Die einzelnen Transistoran­ schlüsse sind derart verbunden, wie es in Fig. 3 eingezeich­ net ist. Insbesondere sind die beiden Drainanschlüsse D über einen Knoten 36 oder 46 verbunden, während die Gateanschlüs­ se G über einen Knoten 46 bzw. 36 verbunden sind, je nach­ dem, ob der Inverter in Fig. 3 als erster Inverter 30 oder als zweiter Inverter 40 angesehen wird.

Bei üblichen CMOS-Invertern ist der Substratanschluß des p-Kanal-Transistors BULKP mit der Versorgungsspannung VDD verbunden, um einen gesperrten pn-Übergang zwischen dem p⁺-dotierten Bereich und dem n-Substrat des p-Kanal-Transi­ stors 32 oder 42 zu erreichen. Genauso ist der Substratan­ schluß BULKN des n-Kanal-Transistors 34, 44 mit dem Massean­ schluß GND verbunden, um einen gesperrten pn-Übergang zwi­ schen den hochdotierten n+-Bereichen 74 und dem p-Substrat zu erreichen.

Wird nun eine Speicherzelle 1 (Fig. 2), die aus zwei Inver­ tern aufgebaut ist, die gemäß Fig. 3 gestaltet sind, abge­ schaltet, indem einfach die Versorgungsspannung von dem An­ schluß VDD entfernt wird, so muß, damit der Speicher keine lesbaren Informationen besitzt, das Potential an den Knoten 36, 46, d. h. das Potential an den verbundenen Drain-An­ schlüssen in jeder Speicherzelle möglichst gleich werden. Wird also VDD abgeklemmt, so wird eine hohe Spannung am Kno­ ten 46 (Fig. 2) gehalten, da keine Ladungen vom Knoten 46 abfließen können, da der Transistor 44 zur Masse GND hin gesperrt ist und der Transistor 42 zwar leitend ist, jedoch keine Verbindung mit Masse hat, da VDD einfach abgeklemmt wurde. Würde nun VDD ebenfalls mit der Masse verbunden, so würde zwar ein gewisser Teil der Ladungen über den leitenden Transistor 42 und den mit Masse verbundenen Anschluß VDD der Speicherzelle abfließen, der Transistor 42 würde jedoch un­ mittelbar dann in den sperrenden Zustand übergehen, wenn die Spannung an dem Knoten 46 in den Bereich der Schwellenspan­ nung kommt. Erreicht die Spannung an dem Knoten 46 die Schwellenspannung, so wird die Spannung zwischen Gate und Source des Transistors 42 zu wenig negativ, weshalb der Transistor 42 sperrt, wodurch Ladungen in Höhe des Schwel­ lenspannungspotentials am Knoten 46 zurückbleiben und nicht abfließen können. Diese Ladungen werden in der Praxis wohl über parasitäre Leitwerte der nichtidealen pn-Übergänge abfließen, dazu wird jedoch eine zu lange Zeit benötigt, damit ein unbefugtes Lesen des Speichers ausgeschlossen werden könnte.

Gemäß der vorliegenden Erfindung wird im Gegensatz zum Stand der Technik ein pn-Übergang 82 zwischen dem p-Substrat des n-Kanal-Transistors und dem n⁺-dotierten Bereich, der mit dem Knoten 36 bzw. 46 verbunden ist, d. h. der mit den ver­ bundenen Drain-Anschlüssen verbunden ist, in Flußrichtung gepolt, damit das an den verbundenen Drain-Anschlüssen vor­ handene Potential aufgeladen wird, d. h. damit auf die ver­ bundenen Drain-Anschlüsse über den in Flußrichtung gepolten pn-Übergang 82 Ladungen eingebracht werden können, um LOW- Zustände am Knoten 36 bzw. 46 zu löschen. Diese Maßnahme stellt sich bezugnehmend auf das Ersatzschaltbild von Fig. 2 als Kurzschluß zwischen den Substratanschlüssen BULKN und den Drain-Anschlüssen der Transistoren 34, 44 dar.

Wie es aus Fig. 2 offensichtlich ist, ist bei einem HOCH-Zu­ stand am Knoten 46 der Transistor 34 leitend. Durch die er­ findungsgemäße Maßnahme wird jedoch die pn-Diode 82 in Fluß­ richtung gepolt, wobei die dadurch an den Knoten 36 einge­ brachten Ladungen sofort wieder von dem Drain zur Source und über die Masse abfließen würden. Als weitere Maßnahme muß daher, um die Speicherzelle schnell zu löschen, die Versor­ gungsspannung unterbrochen werden, indem der Masseanschluß GND des Speichers vom gemeinsamen Massepotential entfernt wird, damit über denselben kein Strom abfließen kann.

Im Sinne der vorliegenden Erfindung soll der Ausdruck "bei unterbrochener Spannungsversorgung" demnach bedeuten, daß entweder der Anschluß VDD oder der Anschluß GND abgeklemmt sind. Die Versorgungsspannung VDD von beispielsweise +5 V liegt üblicherweise zwischen dem Anschluß VDD und dem Anschluß GND des Speichers an. Wird die Spannungsversorgung unterbrochen, so kann dies geschehen, wenn entweder die Versorgungsspannung vom Anschluß VDD abgeklemmt wird und der Anschluß GND mit Masse verbunden bleibt, oder wenn der An­ schluß GND des Speichers abgeklemmt wird, die Versorgungs­ spannung jedoch nach wie vor am Anschluß VDD anliegt. In beiden Fällen ist die Spannungsversorgung des Speicherchips unterbrochen.

Vorzugsweise wird der Masseanschluß GND der Speicherzelle ebenso wie der Anschluß für das Substrat des n-Kanal-Transi­ stors auf VDD, d. h. auf die Versorgungsspannung des Spei­ cherchips, gebracht, um einen NIEDRIG-Zustand am Knoten 36 aufzuladen. Würde jedoch lediglich der Masseanschluß GND mit VDD beaufschlagt und der Substratanschluß BULKN auf Masse gelassen, wie es der ursprünglichen Betriebssituation von Invertern im Stand der Technik entspricht, so würde der Kno­ ten 36 nicht vollständig auf beispielsweise 5 V aufgeladen, sondern lediglich auf das Betriebsspannungspotential weniger der Schwellenspannung. Der Transistor 34 wird sperren, wenn an dem GND-Anschluß der Speicherzelle eine Spannung VDD mi­ nus der Schwellenspannung angelegt wird, da die Spannung zwischen Gate und Source desselben in diesem Zustand gleich der Schwellenspannung ist. Das NIEDRIG-Potential am Knoten 36 kann daher nicht vollständig auf einen HOCH-Zustand ge­ bracht werden. Erfindungsgemäß wird daher ebenfalls, wie es bereits beschrieben wurde, die pn-Diode 82 in Flußrichtung gepolt, um das Potential am Knoten 36 vollständig auf einen HOCH-Zustand bzw. auf VDD zu bringen.

Werden VDD bzw. GND nur einfach abgeklemmt und nicht entla­ den bzw. aufgeladen, so wird die Ent- bzw. Aufladung der verbundenen Drain-Anschlüsse durch Ladungsnachschub der VDD- bzw. GND-Kapazität hinausgezögert. Durch die in Flußrichtung gepolten Bulk-Source pn-Übergänge wird zwar durch Ändern des Potentials der Bulk-Anschlüsse gleichzeitig auch das VDD- bzw. GND-Potential geändert, um aber den Spannungsabfall an den pn-Übergängen zu vermeiden, ist es bezüglich der Lade­ zeiten günstiger, direkt VDD und BULKP bzw. GND und BULKN zusammen aufzuladen bzw. zu entladen.

Zusammengefaßt läßt sich daher feststellen, daß ein schnel­ les Löschen gemäß der vorliegenden Erfindung erreicht wird, wenn der Anschluß GND abgeklemmt oder besser noch mit VDD verbunden wird und der pn-Übergang zwischen dem Substrat 62 des n-Kanal-Transistors und dem n⁺-Drainkontaktbereich in Flußrichtung gepolt wird. Wird jedoch an den Masse-Anschluß GND des Speichers 1 VDD angelegt, während der Anschluß BULKN auf Masse gelassen wird, so wird am Drain des n-Kanal-Tran­ sistors, d. h. am Knoten 36, lediglich eine Spannung er­ reicht, die gleich der Betriebsspannung VDD weniger der Schwellenspannung ist. An dieser Stelle sei angemerkt, daß eine Schleusenspannung an den pn-Übergängen nicht in Er­ scheinung tritt, da die pn-Übergänge auch für kleinere Durchlaßspannungen einen ausreichenden Strom liefern, um die gespeicherte Ladung, d. h. im wesentlichen jeweils die Gate-Ladung zweier Transistoren, abzuführen.

Ein Spannungsabfall am Knoten 46 des ursprünglichen HOCH- Zustands vor dem Ausschalten wird daher über den in Fluß­ richtung gepolten pn-Übergang sofort ausgeglichen. Im Zu­ stand kurz nach dem Ausschalten bzw. Löschen der Speicher­ zelle 1 befinden sich somit alle vier Transistoren im Sperr­ zustand, da die Potentiale an den Knoten 36, 46 gleich sind. Der ursprüngliche Informationsstand, d. h. HOCH oder NIED­ RIG, ist nun nicht mehr zu erkennen, weshalb die Speicher­ zelle gelöscht ist.

Fig. 4 zeigt ein bevorzugtes Ausführungsbeispiel einer Schaltung zum Löschen eines statischen CMOS-RAM-Speichers 100. Der Speicher 100 kann wie der in Fig. 1 gezeigte Spei­ cher ausgeführt sein und umfaßt die genannten Anschlüsse. Die Schaltung 110 zum Löschen des Speichers 100 umfaßt einen ersten Inverter 120 sowie einen zweiten Inverter 122. Die beiden Inverter 120, 122 sind vorzugsweise genauso aufgebaut wie die Inverter 30, 40, um die Integrationsfähigkeit zu ermöglichen. Die beiden Inverter 120, 122 sind in Kette geschaltet, wobei der Ausgang 124 des ersten Inverters als Eingang für den zweiten Inverter 122 dient. Ein Ausgang 126 des zweiten Inverters ist sowohl mit dem Masseanschluß GND als auch mit dem Substratanschluß (BULKN) für den n-Ka­ nal-Transistor, d. h. mit der p-Wanne 62, verbunden. Zwi­ schen einen Versorgungsspannungsanschluß 128 ist ein weite­ rer Transistor M5 geschaltet, dessen Source mit dem Versor­ gungsspannungsanschluß für den ersten und zweiten Inverter verbunden ist, wobei der erste Inverter aus den beiden Tran­ sistoren M1 und M2 besteht, während der zweite Inverter 122 aus den beiden Transistoren M3, M4 besteht, die in der ge­ zeichneten Weise miteinander verschaltet sind. Der Drain-An­ schluß des Transistors M5 ist mit dem Versorgungsspannungs­ anschluß des zweiten Inverters 122 und mit einem Anschluß einer Ladungsspeicherungseinrichtung 130, die in Form eines Kondensators C_VDD ausgeführt ist, mit Masse verbunden. Der Versorgungsspannungsanschluß 128, der im Betrieb der Schal­ tung mit einer Versorgungsspannung VDD beaufschlagt ist, ist ferner mit dem VDD-Anschluß des Speichers 100 sowie mit dem Substrat der p-Kanal-Transistoren BULKP des Speichers 100 verbunden. Die Gate-Anschlüsse der beiden Transistoren M1 und M2 sind ferner mit einem Löschsignaleingang 140 (DEL; DEL 0 delete = Löschen) verbunden. Zwischen dem Versorgungs­ spannungsanschluß 128 des ersten Inverters 120 und einer Masse 142 der Schaltung 110 ist ferner eine Kapazität 144 C_L geschaltet.

Die Funktion der in Fig. 4 gezeigten Schaltung 110 zum Lö­ schen des CMOS-RAM-Speichers 100 wird nun beschrieben. Ist keine Löschung beabsichtigt, so liegt an dem Löschsignalein­ gang 140 (DEL) ein niedriges Signal von beispielsweise 0 V an. Dies führt dazu, daß der Transistor M1 leitend ist, wäh­ rend der Transistor M2 sperrt, wodurch das normale Betriebs­ potential am Ausgang des ersten Inverters 124 HOCH ist. Dies führt dazu, daß der Transistor M3 sperrt, während der Tran­ sistor M4 leitet. Das Potential am Ausgang des zweiten In­ verters 126 wird somit 0 V betragen, was auch der gewünsch­ ten Situation für den Betrieb des Speichers 100 entspricht, da sowohl sein Anschluß GND als auch seine Substrate der n-Kanal-Transistoren auf 0 V liegen sollen. Durch ein Signal von 0 V am Löschsignaleingang 140 ist ferner der Transistor M5, der als p-Kanal-Transistor ausgeführt ist, leitend, wodurch die Kapazität C_VDD 130 ständig auf VDD gehalten bzw. aufgeladen wird. Ferner ist die Betriebsspannung VDD direkt mit den Anschlüssen VDD und BULKP (Substratanschlüsse der p-Kanal-Transistoren) verbunden.

Besteht nun der Wunsch, den Speicher 100 zu löschen, d. h. eine Situation herbeizuführen, bei der der durch eine Ladung auf den verbundenen Drain-Anschlüssen der Transistoren dar­ gestellte Informationsinhalt des RAM-Speichers nicht mehr signifikant ist, so wird an den Löschsignaleingang 140 ein positives Signal, d. h. ein HIGH-Zustand, angelegt. Dies führt dazu, daß das Potential am Ausgang 124 des ersten In­ verters 120 NIEDRIG sein wird, während das Ausgangssignal des zweiten Inverters 122 am Ausgang 126 HOCH sein wird. Der Transistor M4 ist somit gesperrt, während der Transistor M3 leitend ist. Es existiert also ein Strompfad zwischen dem Kondensator 130 C_VDD und den Anschlüssen GND und BULKN des Speichers 100, wodurch die pn-Dioden 82 der entsprechenden n-Kanal-Transistoren in dem Speicherchip 100 in Flußrichtung gepolt werden, um LOW-Zustände in die Nähe von HIGH-Zustän­ den zu bringen. Das HIGH-Signal am Löschsignaleingang 140 führt ferner dazu, daß der Transistor M5 sperrt, weshalb sich der Kondensator 130 nicht auf andere Art und Weise als über den Speicherchip 100 entladen kann. Der Sinn des Transistors M5 liegt darin begründet, daß für den Fall des Abfallens des VDD-Potentials (z. B. bei abgeklemmter Versorgungsspannung) trotzdem das vollständige VDD-Potential an C_VDD zum Löschen des Speichers zur Verfügung steht.

Es sei darauf hingewiesen, daß eine Löschung des Speichers auch bei nicht-abgeklemmter Versorgungsspannung VDD erreicht werden kann, wenn anstelle des Kondensators C_VDD 130 die Versorgungsspannung VDD selbst angelegt wird. Für eine Funktion der Erfindung ist es wesentlich, daß der Anschluß GND von der Masse 142 getrennt wird, es ist jedoch nicht nötig, eben genau die Spannung VDD an den Anschluß GND anzulegen. Wird jedoch an den Anschluß GND die Betriebs­ spannung VDD angelegt, so wird das Löschen schneller statt­ finden, da das Aufladen der Knoten 36, 46 (Fig. 2) schneller vonstatten gehen wird.

Der Kondensator C_L sowie der Kondensator C_VDD sind vorhan­ den, um auch eine aktive Löschung des Speicherchips 100 bei abgeklemmter Versorgungsspannung VDD zu ermöglichen. Der Kondensator C_L 144 sichert dabei das erforderliche Gate-Po­ tential der beiden Transistoren M3 und M4 während der Auf­ ladephase, damit M3 leitet, während M4 sperrt. Der Konden­ sator C_VDD 130 liefert dagegen die erforderliche Energie, um den pn-Übergang 82 erfindungsgemäß in Flußrichtung zu polen. An dieser Stelle sei besonders darauf hingewiesen, daß ein wesentlicher Vorteil der vorliegenden Erfindung darin be­ steht, daß die in dem RAM-Speicher selbst gespeicherte Ener­ gie zum schnellen Löschen desselben verwendet werden kann, wobei lediglich ein äußerer Kondensator C_VDD und keine externe Energiequelle vorgesehen sein muß, um beim Löschen die besagten pn-Übergänge der n-Kanal-Transistoren in Fluß­ richtung polen zu können. Die in Fig. 4 gezeigte Schaltung umfaßt ferner eine Diode 146 am ihrem Eingang VDD, um si­ cherzustellen, daß keine aktive Entladung stattfinden kann.

Fig. 5 zeigt einen prinzipiellen Aufbau eines Inverters in n-Wannen-Technik. Der Aufbau des n-Kanal-Transistors links in Fig. 5 sowie der Aufbau des p-Kanal-Transistors rechts in Fig. 5 sind zu Fig. 3 analog, wobei nun ein p-Substrat 200 vorhanden ist, in dem eine n-Wanne 202 gebildet ist. Genauso wie in Fig. 3 ist der Masseanschluß GND des Speicherchips an dem Sourceanschluß des n-Kanal-Transistors 34, 44 ange­ bracht, während der Anschluß VDD am Source-Anschluß des p- Kanal-Transistors angebracht ist, welcher nun der "Wannen"- Transistor ist, dessen Substrat die n-Wanne 202 bildet. Der Drain- und der Source-Bereich des p-Kanal-Transistors von Fig. 5 sind als p⁺-dotierte Bereiche 204 in der n-Wanne 202 ausgeführt. Die beiden verbundenen Drain-Anschlüsse ent­ sprechen wiederum den Knoten 36 bzw. 46 von Fig. 2, während die verbundenen Gate-Anschlüsse den Knoten 46 bzw. 36 von Fig. 2 entsprechen. An dieser Stelle sei darauf hingewiesen, daß es sich bei den Transistoren in Fig. 5 sowie in Fig. 3 sowie bei allen anderen in den Figuren gezeichneten Transi­ storen üblicherweise um selbstsperrende Transistoren han­ delt, welche in der CMOS-Technik Anwendung finden. Diese Transistoren leiten erst dann, wenn die an dem Gate-Anschluß angelegte Spannung betragsmäßig die entsprechende Schwellen­ spannung überschreitet.

Wie es bereits erwähnt wurde, sind bei üblichen CMOS-Inver­ tern sowohl der Anschluß VDD als auch der Anschluß BULKP miteinander verbunden, während der Anschluß BULKN mit dem Anschluß GND verbunden ist. Dies dient dazu, um den pn-Über­ gang zwischen dem p-Substrat 200 und den n⁺-dotierten Berei­ chen des n-Kanal-Transistors links in Fig. 5 in Sperrichtung zu polen, während ebenfalls im normalen Betrieb eine Leitung zwischen den p⁺-dotierten Bereichen 204 und der n-Wanne 202 des p-Kanal-Transistors rechts in Fig. 5 verhindert werden muß. Wird ein Speicherchip in n-Wannen-Technik ausgeschal­ tet, indem einfach VDD abgeklemmt wird, so wird ein an dem Knoten 36 bzw. 46 vorhandenes hohes Potential nicht schnell genug abfallen können, da beispielsweise bei hohem Potential am Knoten 36 der Transistor 34 (Fig. 2) sperrt. Alternativ könnte der Anschluß VDD mit Masse verbunden werden. Ist dies der Fall, so könnte sich das hohe Potential am Knoten 36 über den Transistor 32, der im Normalzustand bei hohem Po­ tential am Knoten 36 leitend ist, abfließen. Das Potential am Knoten 36 wird sich jedoch lediglich bis zur Schwellen­ spannung der CMOS-Transistoren entladen können, da bei Un­ terschreitung der Schwellenspannung am Knoten 36 der Tran­ sistor 32 sperren wird. Ein hohes Potential ist also immer noch von einem niedrigen Potential zu unterscheiden, da das niedrige Potential im Bereich von 0 V liegt, während das hohe Potential im Bereich der Schwellenspannung von z. B. 1,5 V sein wird. Erfindungsgemäß wird daher ein pn-Übergang 206 zwischen dem p⁺-dotierten Bereich des Drain-Anschlusses und der Wanne 202, die eine n-Dotierung aufweist, in Fluß­ richtung gepolt, indem das Substrat des p-Kanal-Transistors, d. h. die n-Wanne 202 mit Masse verbunden wird. Eine an dem Knoten 36 bzw. 46, d. h. an den verbundenen Drain-Anschlüs­ sen eines Inverters, anliegende Ladung wird daher über den mit Masse verbundenen Anschluß BULKP zur Masse abfließen. Auf Fig. 2 bezogen führt die Maßnahme der vorliegenden Erfindung bei Invertern in n-Wannen-Technik dazu, daß das Substrat BULKP der Transistoren 32, 42 mit dem Drain-An­ schluß eben dieser Transistoren durch einen leitenden pn- Übergang kurzgeschlossen wird, wodurch die Speicherzustände, die Informationen darstellten, gelöscht sind und der Spei­ cher keine Informationen mehr enthält.

Fig. 6 zeigt ein bevorzugtes Ausführungsbeispiel einer Schaltung zum Löschen des statischen CMOS-RAM-Speichers 100. Die Schaltung 210 zum Löschen umfaßt zwei in Kette geschal­ tete Inverter 212, 214, wobei der erste Inverter zwei Tran­ sistoren M1, M2 aufweist, während der zweite Inverter eben­ falls zwei Transistoren M3, M4 umfaßt. Zwischen dem Be­ triebsspannungsanschluß VDD und einer Masse 216 der Schal­ tung 210 ist eine Kapazität C_L 218 geschaltet, welche die gleiche Funktion der Kapazität C_L von Fig. 4 erfüllt. Im normalen Betrieb wird an dem Löschsignaleingang 140 ein Signal mit hoher Spannung anlegen, was dazu führt, daß der Transistor M1 gesperrt ist, währen der Transistor M2 leitet. Das Potential am Ausgang des ersten Inverters 210 ist daher NIEDRIG, was wiederum dazu führt, daß das Potential am Ausgang des zweiten Inverters 214 HOCH sein wird, d. h. VDD betragen wird, wie es für einen Betrieb des Speichers 110 erwünscht ist. Wird dagegen an dem Löschsignaleingang 140 ein NIEDRIG-Signal, z. B. 0 V, angelegt, so ist der Transi­ stor M1 leitend, während der Transistor M2 sperrt. Das Potential am Ausgang des ersten Inverters 212 ist somit HOCH, wodurch der Transistor M3 des zweiten Inverters 214 sperrt, während der Transistor M4 des zweiten Inverters 214 leitet. Dies führt dazu, daß das Potential am Anschluß VDD und am Anschluß BULKP des Speichers 100 auf 0 V gebracht wird, um die pn-Diode 206 der p-Kanal-Transistoren in den entspre­ chenden n-Wannen des Speichers in Flußrichtung zu polen. Wird die Versorgungsspannung VDD abgeklemmt, so liefert der Kondensator 218 ebenfalls wie beim ersten Ausführungsbei­ spiel in p-Wannen-Technik die erforderlichen Gate-Potentiale der Transistoren M3, M4 während der Entladephase. Es ist notwendig, daß der pn-Übergang 206 (Fig. 5) durch aktives Auf-Masse-Legen des Anschlusses BULKP in Flußrichtung gepolt wird. Wie es aus Fig. 2 ersichtlich ist, ist es darüberhi­ naus erforderlich, daß VDD abgeklemmt wird, da bei nicht- abgeklemmtem aktivem VDD ein Strom über die Source-Drain- Strecke und dann über das kurzgeschlossene n-Substrat, d. h. die n-Wanne 202, zur Masse fließen würde. Um ein schelleres Entladen des Speichers zu erreichen, ist es auch in diesem Fall wieder günstig jedoch nicht zwingend, VDD nicht nur einfach abzuklemmen, sondern wie beim bevorzugten Ausfüh­ rungsbeispiel auf 0 V zu entladen.

Durch die vorstehend ausgeführten Prinzipien werden somit alle Speicherzellen eines statischen CMOS-RAM-Speichers gleichzeitig gelöscht, da die entsprechenden pn-Übergänge parallel angesteuert werden. Zusammenfassend kann gesagt werden, daß dies geschieht, indem das gemeinsame Versor­ gungs- und/oder das gemeinsame Wannenpotential des CMOS- Speichers umgeladen werden. Anders als bei einer sequentiel­ len Entladung über Adressenleitungen wird somit die Ladezeit klein gehalten und die zum Löschen des Speichers benötigte Energie auf ein Minimum reduziert. Damit entfällt eine auf­ wendige Energiespeicherung, die die Löschung des Speichers auch bei abgeklemmten Versorgungsquellen garantiert.

Ein weiterer Vorteil der vorliegenden Erfindung besteht dar­ in, daß bestehende statische CMOS-RAM-Speicherzellen nicht modifiziert werden müssen, d. h. es muß nicht in dieselben eingegriffen werden. Die Ansteuerung erfolgt, wie es aus Fig. 4 und Fig. 6 ersichtlich ist, lediglich über die glo­ balen, nach außen geführten Anschlüsse VDD, BULKP, GND, BULKN. Ferner ist es nicht erforderlich, daß die BULK- bzw. Substratanschlüsse der Transistoren separat herausgeführt werden, weil sie ohnehin durch die externe Schaltung zum Löschen gemäß bevorzugten Ausführungsbeispielen mit GND bzw. mit VDD verbunden sind.

Ferner sei darauf hingewiesen, daß die Entladung des VDD- Potentials an den Knoten 36, 46 n-Wannen-Technik bzw. die Aufladung des LOW-Potentials in die Nähe des VDD-Potentials in p-Wannen-Technik über den aus den Transistoren M3 und M4 gebildeten Inverter 122 bzw. 214 erfolgt. Beide Transistoren sollten daher entsprechend groß dimensioniert sein, damit sie sowohl für den Normalbetrieb des Speichers als auch für den Löschvorgang den notwendigen Strom liefern können. Der jeweils erste Inverter 120 bzw. 212, der aus den Transisto­ ren M1, M2 gebildet wird, dient zur Ansteuerung des zweiten Inverters. Bei der Dimensionierung der Kondensatoren C_L sowie im Falle der p-Wannen-Technik des Kondensators C_VDD sollte vorzugsweise eine ausreichende Ladungsspeicherungska­ pazität berücksichtigt werden, um ausreichend Energie zu liefern, daß der Speicher gelöscht wird. Werden die Elemente zu klein dimensioniert, so wird immer noch eine gewisse Un­ terscheidbarkeit zwischen HOCH- bzw. NIEDRIG-Zuständen, d. h. zwischen Informationen einzelner Speicherzellen, möglich sein. Für bestimmte Anwendungen dürfte es jedoch ausreichen, die Zustände in einen gewissen Bereich zueinander zu brin­ gen, in dem sie bei einer derartigen Anwendung z. B. auf­ grund von Rauschen kaum mehr unterscheidbar sind, und nicht vollständig auszugleichen, weshalb auch eine kleinere Dimen­ sionierung der Kondensatoren gewählt werden kann, um entwe­ der Kosten zu sparen oder technologische Entwurfskriterien erfüllen zu können.

Es sei angemerkt, daß der Entwurf der Schaltungen unter Verwendung von CMOS-Invertern gemäß den bevorzugten Ausfüh­ rungsbeispielen in der vorliegenden Erfindung derart gewählt ist, daß die Schaltungen zum Löschen des Speichers zusammen mit dem Speicher auf einem einzigen Chip ohne weiteres inte­ grierbar sind.

Schließlich wird darauf hingewiesen, daß die in den Fig. 4 und 6 gezeigten Schaltungen selbstverständlich auch zum Löschen von Speichern während des Betriebs beispielsweise eines Computers verwendet werden können, ohne daß derselbe ausgeschaltet zu werden braucht. Ein geeignetes Signal an den Löschsignaleingang DEL kann entweder mittels z. B. einer Resettaste oder auch softwaretechnisch bewerkstelligt wer­ den.

Claims (16)

1. Schaltung (110; 210) zum Löschen eines CMOS-RAM-Spei­ chers, der zwei miteinander kreuzgekoppelte Inverter (30, 40) aufweist, die wiederum je zwei komplementäre Transistoren (32, 34, 42, 44) aufweisen, wobei bei je­ dem Inverter Drain-Anschlüsse der Transistoren mit­ einander verbunden sind (36, 46), mit folgendem Merk­ mal:
einer Einrichtung (120, 122; 212, 214) zum Vorwärtspo­ len eines pn-Übergangs (82; 206) zwischen den verbunde­ nen Drain-Anschlüssen (36, 46) und einem Transistorsub­ strat (60, 62; 200, 202), wodurch bei unterbrochener Spannungsversorgung des CMOS-RAM-Speichers (100) der durch eine Ladung auf den verbundenen Drain-Anschlüssen (36, 46) der Transistoren dargestellte Informationsin­ halt des CMOS-RAM-Speichers (100) löschbar ist.

2. Schaltung (110; 210) nach Anspruch 1, bei der die zwei Inverter (30, 40) in Wannentechnik ausgeführt sind, wobei die Einrichtung (120, 122; 212, 214) zum Vorwärtspolen den pn-Übergang (82; 206) zwi­ schen den verbundenen Drain-Anschlüssen (36, 46) und der Wanne (62; 202) in Flußrichtung polt.

3. Schaltung (110) nach Anspruch 2, bei der die Inverter (30, 40) in p-Wannen-Technik aus­ geführt sind, wobei durch die Einrichtung (120, 122) zum Vorwärtspolen eine Versorgungsspannung (VDD) des CMOS-RAM-Speichers (100) an einen Anschluß (BULKN) für die p-Wanne (62) anlegbar ist, um den pn-Übergang (82) zwischen den verbundenen Drain-Anschlüssen (36, 46), die mit einem n-dotierten Bereich (74) verbunden sind, und der p-Wanne (62) in Flußrichtung zu polen.

4. Schaltung (110) nach Anspruch 3, die ferner eine auf die Versorgungsspannung (VDD) aufladbare Ladungsspei­ cherungseinrichtung (130) aufweist, die bei abgeklemm­ ter Spannungsversorgung ein Potential in Höhe der Ver­ sorgungsspannung an dem Anschluß (BULKN) für die p-Wan­ ne (62) erzeugen kann.

5. Schaltung (110) nach Anspruch 3 oder 4, die ferner eine Einrichtung (122) zum Anlegen der Versorgungsspannung (VDD) an den Masseanschluß (GND) des CMOS-RAM-Speichers (100) aufweist, wodurch die Spannungsversorgung des CMOS-RAM-Speichers unterbrochen wird.

6. Schaltung (110) nach einem der Ansprüche 3 bis 5, bei der die Einrichtung zum Vorwärtspolen (120, 122) zwei in Kette geschaltete Inverter (120, 122) aufweist, wobei die Versorgungsspannung (VDD) an die Versorgungs­ spannungsanschlüsse (128) der zwei Inverter (120, 122) anlegbar ist, wobei an den Eingang des ersten Inverters (120) ein Löschsignal (DEL) anlegbar ist, während ein Ausgangsanschluß des zweiten Inverters (122) mit dem Anschluß (BULKN) für die p-Wanne (62) verbindbar ist, wodurch der Anschluß (BULKN) für die p-Wanne (62) bei Anlegen des Löschsignals mit der Spannungsversorgung (VDD) verbunden wird.

7. Schaltung (110) nach Anspruch 5 oder 6, bei der die Einrichtung (122) zum Anlegen der Versor­ gungsspannung (VDD) an den Masseanschluß (GND) durch eine leitende Verbindung zwischen dem Masseanschluß (GND) des CMOS-RAM-Speichers (100) und dem Anschluß (BULKN) für die p-Wanne (62) des CMOS-RAM-Speichers (100) ausgeführt ist.

8. Schaltung (110) nach Anspruch 7, die ferner folgende Merkmale aufweist:
einen Kondensator (CVDD), der die Ladungsspeicherungs­ einrichtung (130) bildet, wobei der Kondensator zwi­ schen einer Masse (142) und einem Versorgungsspannungs­ anschluß des zweiten Inverters (12) geschaltet ist; und
einen Steuertransistor (M5), an dessen Steuerelektrode das Löschsignal (DEL) anlegbar ist, während seine bei­ den anderen Elektroden mit dem Kondensator (130) einer­ seits und mit dem Versorgungsspannungsanschluß (128) des ersten Inverters (120) andererseits verbunden sind.

9. Schaltung (110) nach einem der Ansprüche 6 bis 8, die ferner einen Kondensator CL, (144) aufweist, der zwi­ schen dem Versorgungsspannungsanschluß (128) des ersten Inverters (120) und die Masse (142) geschaltet ist, um bei abgeklemmter Versorgungsspannung Gate-Potentiale der Transistoren (M3, M4) des zweiten Inverters (122) zu liefern.

10. Schaltung (210) nach Anspruch 2, bei der die Inverter (30, 40) des Speichers (100) in n-Wannen-Technik ausge­ führt sind, wobei durch die Einrichtung (212, 214) zum Vorwärtspolen ein Anschluß (BULKP) für die n-Wanne (202) mit einer Masse (216) verbindbar ist, um den pn- Übergang (206) zwischen den verbundenen Drain-Anschlüs­ sen (36, 46) und der n-Wanne (202) in Flußrichtung zu polen.

11. Schaltung (210) nach Anspruch 10, die ferner eine Ein­ richtung (212, 214) zum Verbinden des Versorgungsspan­ nungsanschlusses (VDD) des CMOS-RAM-Speichers (100) mit der Masse (216) aufweist, um die Spannungsversorgung des CMOS-RAM-Speichers (100) zu unterbrechen.

12. Schaltung (210) nach einem der Ansprüche 10 oder 11, bei der die Einrichtung (212, 214) zum Vorwärtspolen zwei in Kette geschaltete Inverter (212, 214) aufweist, wobei die Versorgungsspannung (VDD) an Versorgungsspan­ nungsanschlüsse der zwei Inverter (212, 214) anlegbar ist, wobei an den Eingang des ersten Inverters (212) ein Löschsignal (DEL) anlegbar ist, während ein Aus­ gangsanschluß des zweiten Inverters (214) mit dem An­ schluß (BULKP) für die n-Wanne (202) verbindbar ist, wodurch der Anschluß (BULKP) für die n-Wanne (202) bei Anlegen des Löschsignals mit der Masse (216) verbunden wird.

13. Schaltung (210) nach einem der Ansprüche 10 bis 12, bei der die Einrichtung (212, 214) zum Verbinden des Ver­ sorgungsspannungsanschlusses (VDD) mit der Masse (216) eine leitende Verbindung zwischen dem Versorgungsspan­ nungsanschluß (VDD) des CMOS-RAM-Speichers (100) und dem Anschluß (BULKP) für die n-Wanne (202) des CMOS- RAM-Speichers (100) aufweist.

14. Schaltung (210) nach einem der Ansprüche 12 oder 13, die ferner einen Kondensator CL (218) aufweist, der zwischen dem Versorgungsspannungsanschluß des ersten Inverters (212) und die Masse (216) geschaltet ist, um bei abgeklemmter Versorgungsspannung Gate-Potentiale der Transistoren (M3, M4) des zweiten Inverters (214) zu liefern.

15. Schaltung (110) nach einem der Ansprüche 3 bis 9 mit einem CMOS- RAM-Speicher (100) in p-Wannen-Technik mit einem Spannungsversorgungsanschluss (VDD), einem Messeanschluss (GND), einem Anschluss für die p-Wannen (BULKN) und einem Anschluss (BULKP) für die n-Kanal-Transistorsubstrate (60).

16. Schaltung (210) nach einem der Ansprüche 10 bis 14 mit einem CMOS- RAM-Speicher (100) in p-Wannen-Technik mit einem Spannungsversorgungsanschluss (VDD), einem Messeanschluss (GND), einem Anschluss für die p-Wannen (BULKN) und einem Anschluss (BULKP) für die n-Kanal-Transistorsubstrate (60).