DE19653134C2 - Phasenregelschleife - Google Patents

Description

Die vorliegende Erfindung betrifft eine Phasenregelschleife (PLL-Schaltung) gemäß dem Oberbegriff des Patentanspruchs 1 für ein Kommunikationssystem, und insbesondere eine PLL-Schaltung zur Verbesserung der Synchronisierungszeit, die durch Bauteiltoleranzen eines spannungsgesteuerten Oszillators und andere Abweichungen größer werden kann.

Eine Phasenverriegelungsschleife (nachstehend als PLL-Schaltung bezeichnet) ist eine Regelschaltung zur Bearbeitung einer Oszillatorausgangsfrequenz auf solche Weise, daß diese vollständig mit der Frequenz eines Eingangssignals oder eines Bezugsoszillatorausgangssignals synchronisiert oder sogar gleich dieser ist. Im allgemeinen weist eine PLL-Schaltung einen Phasenkomparator (oder Phasendetektor) auf, einen Tiefpaßfilter und einen spannungsgesteuerten Oszillator, die zusammen eine Rückkopplungsschleife bilden.

Fig. 2 zeigt den allgemeinen Aufbau einer PLL-Schaltung. In Fig. 2 wird eine Oszillatorfrequenz des spannungsgesteuerten Oszillators 104 von einer einstellbaren Untersetzungsvorrichtung 105 heruntergesetzt und dann einem Phasenkomparator 102 zugeführt. Der Phasenkomparator 102 vergleicht die Phase des heruntergesetzten Oszillatorsignals mit der Phase eines Bezugssignals, welches von einem Bezugssignalgenerator 101 erzeugt wird, und erzeugt ein Phasendifferenzsignal entsprechend dem Ergebnis des Vergleichs und führt dieses einem Tiefpaßfilter 103 zu. Sobald das von dem Phasenkomparator 102 abgegebene Signal dem spannungsgesteuerten Oszillator 104 über den Tiefpaßfilter 103 zugeführt wird, ändert sich die Phase des spannungsgesteuerten Oszillators 104. Daher erzeugt der spannungsgesteuerte Oszillator 104 ein phasenverriegeltes Signal mit dem von dem Bezugssignalgenerator 101 erzeugten Bezugssignal als Ausgangsfrequenz fvco.

Bei der voranstehend beschriebenen PLL-Schaltung werden die Eigenschaften in bezug auf Phasenrauschen des spannungsgesteuerten Oszillators 104 und die Synchronisierungszeit oder Verriegelungszeit der PLL-Schaltung, die mit dem Bezugssignal verriegelt ist, hauptsächlich durch den Tiefpaßfilter 103 bestimmt. Wenn die Bandbreite des Tiefpaßfilters 103 durch Einstellung der Zeitkonstante vergrößert wird, wird die Verriegelungszeit der PLL-Schaltung verbessert, jedoch verschlechtern sich die Phasenrauscheigenschaften, da das dem spannungsgesteuerten Oszillator 104 zugeführte Rauschen erhöht ist. Wird andererseits die Bandbreite des Tiefpaßfilters 103 eingeengt, werden die Eigenschaften in bezug auf Phasenrauschen des spannungsgesteuerten Oszillators 104 verbessert, jedoch verschlechtert sich die Verriegelungszeit der PLL-Schaltung.

In einem System, in welchem der Untersetzungswert des einstellbaren Untersetzers 105 auf eins festgelegt ist, und der spannungsgesteuerte Oszillator 104 nur eine einzige Oszillatorfrequenz ausgibt, gibt es keine großen Schwierigkeiten in bezug auf die Verriegelungszeit der PLL-Schaltung. Bei einem System, bei welchem verschiedene Oszillatorfrequenzen des spannungsgesteuerten Oszillators 104 über eine Änderung des einstellbaren Untersetzers 105 ausgegeben werden, sollte allerdings die Verriegelungszeit der PLL-Schaltung verkürzt werden. Ein Funktelefon oder tragbares Telefon, welches mehrere Kanäle verwendet, oder ein mit Frequenzumschaltung arbeitendes System erfordert sowohl eine schnelle Verriegelungszeit als auch verbesserte Phasenrauscheigenschaften des spannungsgesteuerten Oszillators.

Ein Verfahren für derartige Anforderungen ist in dem US-Patent Nr. 4 980 652 vorgeschlagen, welches am 25. Dezember 1990 erteilt wurde und den Titel "Frequenzsynthesevorrichtung mit Kompensation von Nichtlinearitäten" hat. In dem Patent Nr. 4 980 652 wird vorgeschlagen, daß ein Steuerspannungswert, der einer Ausgangsfrequenz entspricht, die von dem spannungsgesteuerten Oszillator erhalten werden soll, vorher in einem Nur-Lese-Speicher (nachstehend als ROM bezeichnet) gespeichert wird. Dann wird dieser Spannungswert als Steuerspannung für den spannungsgesteuerten Oszillator verwendet. Weiterhin wird unter Verwendung eines Driftkompensationsblocks ein Fehlerwert berechnet, der geänderten Umständen wie zeitlichen Änderungen oder Temperaturänderungen entspricht, die sich am Tiefpaßfilter ergeben. Der Fehlerwert wird in einem Subtraktionsblock kompensiert, um dann als Steuerspannung für den spannungsgesteuerten Oszillator eingesetzt zu werden. Das vorstehend angeführte Patent Nr. 4 980 652 verbessert daher die Eigenschaften in bezug auf die Verriegelungszeit und das Phasenrauschen unter Verwendung eines indirekten Kompensationsverfahrens, bei welchem der vorher in dem ROM gespeicherte Spannungswert an den spannungsgesteuerten Oszillator als Steuerspannung angelegt wird, und der durch den Subtraktionsblock kompensierte Spannungswert an den spannungsgesteuerten Oszillator als Steuerspannung angelegt wird.

Bei einem spannungsgesteuerten Oszillator im 900 MHz-Band eines im Handel erhältlichen tragbaren Telefons beträgt die Ausgangsfrequenzänderung, die durch Umgebungstemperaturschwankungen hervorgerufen wird, gewöhnlich ±2 MHz und die Ausgangsspannungsschwankung, die durch Bauteiltoleranzen bei konstanter Steuerspannung und Normaltemperatur hervorgerufen wird, etwa ±5 MHz. Die Ausgangsspannungsänderung entsprechend den Bauteiltoleranzen des spannungsgesteuerten Oszillators und aufgrund von Änderungen der Umgebungsbedingungen, beispielsweise zeitlicher Schwankungen und Temperaturschwankungen, beträgt daher einige wenige tausend ppm (parts per million; Teile pro Million). Wenn eine derartige Frequenzschwankung über einige wenige tausend ppm hinaus dadurch verringert wird, daß das in dem voranstehend genannten Patent Nr. 4 980 652 vorgeschlagene, indirekte Kompensationsverfahren verwendet wird, werden der Aufbau des Systems und die Berechnungen kompliziert, und der Kompensationsfehler steigt an.

Ein weiteres Verfahren, welches zur Verbesserung der Eigenschaften des Phasenrauschens des spannungsgesteuerten Oszillators und der Verriegelungszeit der PLL-Schaltung vorgeschlagen wurde, ist in der US-PS Nr. 5 355 098 beschrieben, das vorschlägt, die Steuerspannung, die an den spannungsgesteuerten Oszillator angelegt wird, unmittelbar bevor die PLL-Schaltung ausgeschaltet wird, in einem Speicher zu speichern, und die in dem Speicher gespeicherte Steuerspannung als die Steuerspannung für den spannungsgesteuerten Oszillator zu verwenden, wenn die PLL- Schaltung wieder eingeschaltet wird, wodurch die Eigenschaften in bezug auf Phasenrauschen des spannungsgesteuerten Oszillators und die Verriegelungszeit der PLL-Schaltung verbessert werden. Selbst bei Einsatz eines derartigen Verfahrens liegt allerdings, wenn viel Zeit vergangen ist oder sich die Umgebungstemperatur abrupt ändert, die Ausgangsfrequenzabweichung entsprechend der Änderung der Bedingungen bei dem spannungsgesteuerten Oszillator oberhalb einiger weniger ppm. Da die PLL- Schaltung einen Fehlerbereich aufweist, der durch eine hohe Frequenzabweichung während der ursprünglichen Phasenverriegelung hervorgerufen wird, werden daher die Eigenschaften in bezug auf die Verriegelungszeit PLL-Schaltung negativ beeinflußt.

Wenn nach Abschalten der PLL-Schaltung ein längerer Zeitraum verstreicht, in welchem die Bauteiltoleranzen des spannungsgesteuerten Oszillators wesentlich werden, oder wenn beim Transport zu einem anderen Ort mit wesentlich anderer Umgebungstemperatur die Stromversorgung für die PLL-Schaltung wieder eingeschaltet wird, so ergibt sich eine beträchtliche Ausgangsfrequenzänderung in Abhängigkeit von den geänderten Umgebungsbedingungen. Die Verriegelung der Anfangsphase erfordert daher viel Zeit.

Die JP 7-50579 A beschreibt Phasenregelschleifen, die Schalter aufweisen, mit denen die Phasenregelschleifen unter Steuerung einer Einheit geöffnet und geschlossen werden können. Wenn die Phasenregelschleifen geöffnet sind, wird der Eingang eines spannungsgesteuerten Oszillators mit dem Ausgang eines Digital/Analog-Wandlers verbunden. Der Digital/Analog-Wandler empfängt Ausgaben der Einheit sowohl direkt als auch indirekt über die Einheiten.

Die EP 0 041 882 A beschreibt verschiedene Phasenregelschleifen. Die Phasenregelschleife umfaßt eine Steuerung, die eine analoge Spannung mittels eines Digital/Analog-Wandlers erzeugt. Diese Spannung wird mit einer Spannung V'_NF, die von der Phasendifferenz abhängt, mittels eines Komparators verglichen. Der Komparator gibt das Vergleichsergebnis an die Steuerung aus.

Die EP 0 471 502 A1 beschreibt Phasenverriegelungsschleifen mit Speichervorrichtungen, die eine schnelle Phasenverriegelung ermöglichen. Die Schaltkreise weisen Schalter 62 auf, mit Hilfe derer die Phasenverriegelungsschleife geöffnet oder geschlossen wird. Befindet sich die Phasenverriegelungsschleife im geöffneten Zustand, werden die in der Speichervorrichtung gespeicherten Daten als Analogwerte über einen Tiefpaßfilter an einen spannungsgesteuerten Oszillator ausgegeben.

Es ist die Aufgabe der Erfindung, eine Phasenregelschleife anzugeben, bei der die Verriegelungszeit, die durch Bauteiltoleranzen eines spannungsgesteuerten Oszillators und durch Abweichungen, die sich durch Änderungen der Umgebungsbedingungen in einem Funkkommunikationssystem ergeben, vergrößert werden kann, verringert ist.

Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst.

Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Ein Vorteil der Erfindung besteht in der Bereitstellung einer PLL-Schaltung, welche den Fehler verringert, der durch Bauteiltoleranzen eines spannungsgesteuerten Oszillators und durch Änderungen der Umgebungsbedingungen hervorgerufen wird, unmittelbar bevor ein Betrieb in der Sende- oder Empfangsbetriebsart eines Funkkommunikationssystems erfolgt.

Ein weiterer Vorteil der Erfindung besteht in der Bereitstellung einer PLL-Schaltung zur Verringerung des Fehlers, der durch Bauteiltoleranzen eines spannungsgesteuerten Oszillators und durch Änderungen der Umgebungsbedingungen hervorgerufen wird, die auftreten, wenn ein Funkkommunikationssystem sendet oder empfängt.

Um diese und weitere Vorteile zu erreichen, wird gemäß der vorliegenden Erfindung eine PLL-Schaltung zur Verbesserung der Phasenverriegelungszeit zur Verfügung gestellt, welche die Steuerspannung für Frequenzen, die bei jedem Betrieb erforderlich sind, unmittelbar vor dem Betreiben der Empfangs- und Sendevorgänge feststellt und die festgestellte Steuerspannung im tatsächlichen Betrieb verwendet, so daß die Verriegelungszeit wirksam verbessert werden kann, die sonst infolge von Änderungen der Umstände und infolge von Bauteiltoleranzen eines Funkkommunikationssystems vergrößert worden wäre.

Gemäß der Erfindung weist eine Phasenverriegelungsschleife oder PLL-Schaltung eines Funkkommunikationssystems auf: eine Speichereinheit zur digitalen Speicherung einer Gruppe von Steuerspannungen mit unterschiedlichen Werten; eine Digital/Analog- Wandlereinheit zur Umwandlung einer gelesenen Steuerspannung in eine analoge Steuerspannung, wenn eine der Steuerspannungen aus der in der Speichereinheit gespeicherten Gruppe gelesen wird; eine spannungsgesteuerte Oszillatoreinheit zur Erzeugung eines Signals mit einer Oszillationsfrequenz in Abhängigkeit vom Pegel einer angelegten analogen Steuerspannung oder eines Analogsignals; eine variable Untersetzungseinheit zum Heruntersetzen der Frequenz eines Ausgangssignals der spannungsgesteuerten Oszillatoreinheit entsprechend einem variablen Untersetzungsverhältnis, welches durch die Betriebsart des Funkkommunikationssystems festgelegt wird; eine Phasenvergleichseinheit zum Vergleichen der Phase eines von der variablen Untersetzereinheit ausgegebenen Signals mit der Phase eines von außen angelegten Bezugssignals und zur Ausgabe eines Phasendifferenzsignals, welches das Vergleichsergebnis angibt; eine Tiefpaßfiltereinheit zur Tiefpaßfilterung des Phasendifferenzsignals; eine Pegeldetektoreinheit zum Vergleichen des Pegels eines von der Tiefpaßfiltereinheit ausgegebenen Analogsignals mit einem Bezugspegel und zur Erzeugung eines Digitalsignals als Vergleichsergebnis; eine Steuereinheit zum Lesen einer Steuerspannung aus einer Gruppe von Steuerspannungen, die in der Speichereinheit gespeichert sind, unter Verwendung des von der Pegeldetektoreinheit ausgegebenen Digitalsignals, welches der Digital/Analog-Wandlereinheit zugeführt werden soll, und zur Durchführung einer Leseoperation, bis das von der Pegeldetektoreinheit ausgegebene Digitalsignal innerhalb eines vorbestimmten Bereichs liegt; und eine Schaltereinheit zum Liefern der analogen Steuerspannung, die von der Digital/Analog-Wandlereinheit ausgegeben wird, an die spannungsgesteuerte Oszillatoreinheit, wobei die Schaltereinheit durch die Steuerung der Steuereinheit elektrisch nichtleitend geschaltet wird, unmittelbar bevor eine Betriebsart des Funkkommunikationssystems durchgeführt wird, und wobei die Schaltereinheit das Analogsignal, welches von der Tiefpaßfiltereinheit ausgegeben wird, der spannungsgesteuerten Oszillatoreinheit zuführt, indem sie durch die Steuerung der Steuereinheit elektrisch leitend geschaltet wird, wenn das Funkkommunikationssystem in Betrieb ist.

Die Steuerung führt die Leseoperation für die Gruppe von Steuerspannungen, die in der Speichereinrichtung gespeichert sind, dadurch aus, daß sie den Schalter elektrisch nichtleitend schaltet, wenn die Stromversorgung für die PLL-Schaltung eingeschaltet oder ein Empfangssignal oder ein Tasteneingabesignal für die Signalübertragung festgestellt wird. Die Leseoperation wird so durchgeführt, daß ein in der Speichervorrichtung gespeicherter Steuerspannungswert erhöht wird, wenn der Pegel des von dem Pegeldetektor erzeugten Digitalsignals unterhalb des vorbestimmten Bereichs liegt, und daß der in der Speichervorrichtung gespeicherte Steuerspannungswert verringert wird, wenn der Pegel des von dem Pegeldetektor erzeugten Digitalsignals oberhalb des vorbestimmten Bereichs liegt. Selbst wenn über einen vorbestimmten Zeitraum während des Betriebs des Funkkommunikationssystems kein Vorgang vorgenommen wird, liest die Steuerung irgendeine aus der Gruppe der in der Speichervorrichtung gespeicherten Steuerspannungen unter Verwendung des in dem Pegeldetektor erzeugten Digitalsignals, welches dem Digital/Analog-Wandler zugeführt werden soll, und führt die Leseoperation durch, bis das von dem Pegeldetektor erzeugte Digitalsignal innerhalb eines vorbestimmten Bereichs liegt.

Die Erfindung wird nachstehend anhand in der Zeichnung dargestellter Ausführungsbeispiele näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild des Aufbaus einer PLL-Schaltung gemäß einer ersten Ausführungsform der Erfindung;

Fig. 2 ein Blockschaltbild des Aufbaus einer PLL-Schaltung nach dem Stand der Technik;

Fig. 3 ein Flußdiagramm zur Verdeutlichung der Schreiboperation, die in einer Empfangsbetriebsart der PLL-Schaltung gemäß der Erfindung durchgeführt wird;

Fig. 4 ein Flußdiagramm zur Verdeutlichung der Schreiboperation, die bei einer Sendebetriebsart der PLL-Schaltung gemäß der Erfindung durch­ geführt wird;

Fig. 5 ein Flußdiagramm zur Verdeutlichung der Schreiboperation, die in der Empfangs- oder Sendebetriebsart der PLL-Schaltung gemäß der Erfindung durchgeführt wird;

Fig. 6 ein Flußdiagramm zur Verdeutlichung der Leseoperation, die in der Empfangs­ betriebsart der PLL-Schaltung gemäß der Erfindung durchgeführt wird;

Fig. 7A ein Diagramm mit einer Darstellung der Verriegelungszeitcharakteristik der konventionellen PLL-Schaltung;

Fig. 7B ein Diagramm mit einer Darstellung der Verriegelungszeitcharakteristik der PLL-Schaltung gemäß der Erfindung;

Fig. 8 ein Blockschaltbild des Aufbaus einer PLL-Schaltung gemäß einer zweiten Ausführungsform der Erfindung; und

Fig. 9 ein Blockschaltbild des Aufbaus einer PLL-Schaltung gemäß einer dritten Ausführungsform der Erfindung.

In Fig. 1 ist ein Schalter 108 unmittelbar vor der Durchführung einer Kommunikation geöffnet. Wenn Digitaldaten, die in einem zweiten Puffer 110 gespeichert sind, der eine Hilfsspeichervorrichtung darstellt, in Analogdaten durch einen Digital/Analog-Wandler (D/A-Wandler) 111 umgewandelt und über einen Addierer 112 einem spannungsgesteuerten Oszillator 104 zugeführt werden, gibt der spannungsgesteuerte Oszillator 104 weiterhin eine bestimmte Oszillatorfrequenz aus. Die Stabilität der Ausgangsfrequenz des spannungsgesteuerten Oszillators 104 hängt von seiner Kurzzeitstabilitätscharakteristik ab. Die Kurzzeitstabilitätscharakteristik eines im Handel erhältlichen spannungsgesteuerten Oszillators für das Band von 900 MHz reicht von einigen wenigen hundert ppm zu einigen wenigen zehn ppm.

Ein Phasenkomparator 102 vergleicht das Ausgangssignal eines variablen Untersetzers 105, der die Oszillationsfrequenz des spannungsgesteuerten Oszillators 104 entsprechend einem variablen Heruntersetzverhältnis heruntersetzt, welches von einer zweiten Steuerung 6 festgelegt wird, mit der Phase eines Bezugssignals, welches von einem Bezugssignalgenerator 104 erzeugt wird, und erzeugt ein Phasendifferenzsignal entsprechend dem Vergleichsergebnis. Da das Phasendifferenzsignal viele Hochfrequenz- und Rauschkomponenten enthält, wandelt ein Tiefpaßfilter 103 die Hochfrequenz- und Rauschkomponenten in eine Gleichstromkomponente (DC) um und liefert die Gleichstromkomponente an den Schalter 108 und einen Pegeldetektor 113. Hierbei ist das von dem Tiefpaßfilter 103 erzeugte Signal ein Analogsignal. Der Pegeldetektor 113 stellt fest, ob das Phasendifferenzsignal innerhalb eines bestimmten Bereichs liegt oder nicht, und zwar durch Vergleichen des von dem Tiefpaßfilter 103 erzeugten Analogsignals mit einem vorbestimmten Bezugspegelwert, und führt das Meßergebnis als Digitalsignal einer ersten Steuerung 107 zu. Die erste Steuerung 107 überprüft, ob das Phasendifferenzsignal innerhalb des angegebenen Bereichs ist oder nicht, und überprüft unter Verwendung des von dem Pegeldetektor 113 erzeugten Digitalsignals, welche der Phasen des Bezugssignals und des Oszillatorsignals des spannungsgesteuerten Oszillators 104 schneller ist. Die erste Steuerung 107 führt dazu, daß die Phasendifferenz zwischen dem Bezugssignal und dem Oszillatorsignal des spannungsgesteuerten Oszillators 104 innerhalb des bestimmten Fehlerbereichs liegt, und zwar entsprechend dem Ermittlungsergebnis durch Erhöhung oder Verringerung der Daten, die in dem zweiten Puffer 110 gespeichert sind. Wenn die Phasendifferenz zwischen dem Bezugssignal und dem Oszillatorsignal des spannungsgesteuerten Oszillators 104 innerhalb des spezifischen Fehlerbereichs liegt, speichert die erste Steuerung 107 entsprechende Daten des zweiten Puffers 110 in einem ersten Puffer 109. Da der erste Puffer 109 aus mehreren Adressen besteht, die jeder der in dem System verwendeten Frequenz entsprechen, können von der ersten Steuerung 107 Daten in einer entsprechenden Adresse des ersten Puffers 109 gespeichert werden, die unter den Daten des zweiten Puffers 110 ausgewählt sind.

Wenn mit der Kommunikation begonnen wird, werden die in dem ersten Puffer 109 gespeicherten Daten durch den D/A-Wandler 111 in Analogdaten umgewandelt und als Steuerspannung dem spannungsgesteuerten Oszillator 104 zugeführt. Wenn die von dem D/A-Wandler 111 umgewandelten Daten über den Addierer 112 an den spannungsgesteuerten Oszillator 104 angelegt werden, schließt die erste Steuerung 107 den Schalter 108 ein, so daß die Abweichung, die durch die Kurzzeitstabilitätscharakteristik des spannungsgesteuerten Oszillators 104 hervorgerufen wird, und die Abweichung, die durch Änderung der Umstände bezüglich Zeit und Raum hervorgerufen wird, gleichzeitig kompensiert werden können.

Fig. 3 ist ein Flußdiagramm, welches eine Schreiboperation erläutert, die in der Empfangsbetriebsart der PLL-Schaltung durchgeführt wird. Die Schreiboperation wird begonnen, wenn die Stromversorgung der PLL-Schaltung eingeschaltet oder ein Empfangssignal gemessen wird.

Wird die Stromversorgung der PLL-Schaltung eingeschaltet oder das Empfangssignal gemessen (im Schritt 301), schaltet die erste Steuerung 107 den Schalter 108 nichtleitend (im Schritt 302). Daraufhin werden Untersetzungsdaten entsprechend einer von der zweiten Steuerung 106 ausgewählten Frequenz dem variablen Untersetzer 105 zugeführt, und die erste Steuerung 107 schreibt die Daten des ersten Puffers 109 als Hauptspeichervorrichtung in den zweiten Puffer 110 ein, oder sie schreibt in den zweiten Puffer 110 frei wählbare Daten ein. Daher wird ein Frequenzauswahlvorgang durchgeführt (im Schritt 303). Nachdem die Phasendifferenz zwischen dem Bezugssignal und dem Oszillatorsignal des spannungsgesteuerten Oszillators 104 bestimmt wurde (im Schritt 304), wird überprüft, ob die Phasendifferenz innerhalb eines zulässigen Fehlerbereichs ±R liegt oder nicht (im Schritt 305). Liegt die Phasendifferenz oberhalb des zulässigen Fehlerbereichs +R, verringert die erste Steuerung 107 den Datenwert des zweiten Puffers 110 (im Schritt 308) und ermittelt erneut die Phasendifferenz (im Schritt 304). Liegt jedoch die Phasendifferenz unterhalb des zulässigen Fehlerbereichs -R, so erhöht die erste Steuerung 107 den Datenwert des zweiten Puffers 110 (im Schritt 307) und stellt erneut die Phasendifferenz fest (im Schritt 304). Liegt die Phasendifferenz innerhalb des zulässigen Fehlerbereichs ±R, so schreibt die erste Steuerung 107 die Daten des zweiten Puffers 110 als Hilfsspeichervorrichtung in den ersten Puffer 109 als Hauptspeichervorrichtung (im Schritt 309). Ob die voranstehend geschilderten Vorgänge für die benutzte Frequenz durchgeführt werden oder nicht, wird dann überprüft (im Schritt 310). Ist dies nicht der Fall, kehrt die erste Steuerung 109 zum Frequenzauswahlvorgang (im Schritt 303) zurück, um die Daten des zweiten Puffers 110 in den ersten Puffer 109 einzuschreiben. Sind die voranstehenden Vorgänge sämtlich fertig, so ist der Vorgang zum Einschreiben der Daten des zweiten Puffers 110 in den ersten Puffer 109 abgeschlossen. Damit endet der Betrieb der Empfangsbetriebsart.

Fig. 4 ist ein Flußdiagramm, welches den in der Sendebetriebsart der PLL-Schaltung durchgeführten Schreibvorgang zeigt.

Der Schreibvorgang der Sendebetriebsart gemäß Fig. 7 erfolgt ebenso wie jener der in Fig. 3 gezeigten Empfangsbetriebsart, abgesehen davon, daß der Betrieb der Sendebetriebsart begonnen wird (im Schritt 410), wenn die PLL-Schaltung mit Strom versorgt wird oder wenn gewünscht ist, daß der Benutzer Daten überträgt, beispielsweise wenn der Benutzer eine Tastenanordnung eines Telefons betätigt. In einem üblichen Telefon wird innerhalb eines Zeitraums von etwa 50 Millisekunden überprüft, ob Daten von dem Tastenfeld des Telefons erzeugt werden oder nicht. In anderen Systemen als einem derartigen Telefon wird der Betrieb der Sendebetriebsart dadurch begonnen, daß festgestellt wird, ob der Benutzer die Daten erzeugt oder nicht.

Wie aus den Fig. 3 und 4 deutlich wird, kann die PLL-Schaltung in kurzer Zeit verriegelt oder synchronisiert werden, da die PLL-Schaltung die Steuerspannung des spannungsgesteuerten Oszillators entsprechend der in jeder Betriebsart erforderlichen Frequenz verwendet, unmittelbar bevor der tatsächliche Sende- und Empfangsvorgang in einer Kommunikationsbetriebsart durchgeführt wird (der Sendebetriebsart und der Empfangsbetriebsart). Die Verriegelungszeit der PLL-Schaltung kann daher unter Verwendung eines geeigneten Werts verringert werden, ohne daß die Differenz der Daten berücksichtigt wird, welche durch Abweichungen des spannungsgesteuerten Oszillators oder anderer Bauteile oder durch die durch Änderung der Umgebungsbedingungen hervorgerufene Abweichung hervorgerufen wird. Weiterhin gibt es die Funktion der Kompensation der Verriegelungszeit der PLL-Schaltung, die infolge einer Erhöhung des Fehlers der in dem ersten Puffer 109 gespeicherten Daten vergrößert ist, infolge geänderter Umstände, beispielsweise einer abrupten Änderung des Orts während des Betriebs der Kommunikationsbetriebsart. Ein Flußdiagramm für eine derartige Funktion, welches die Schreiboperation zeigt, die in der Kommunikationsbetriebsart der PLL-Schaltung durchgeführt wird, ist in Fig. 5 gezeigt.

Im Betrieb jeder der Sende- und Empfangsbetriebsarten des Funkkommunikationssystems werden die Daten nicht immer kontinuierlich und schnell gesendet und empfangen. In irgendeinem bestimmten Moment kann es sein, daß die Daten langsam gesendet und empfangen werden. Die erste Steuerung 107 erfaßt dauernd einen langsamen Zustand des Sende- und Empfangsbetriebs, da nämlich die erste Steuerung 107 überprüft, ob ein Leerlauf des Sende- und Empfangszustands auftritt (im Schritt 501). Ist ein Leerlauf des Sende- und Empfangszustands vorhanden, hält die erste Steuerung 107 den Schalter 108 im leitenden Zustand (im Schritt 502). Es wird die Phasendifferenz zwischen dem Bezugssignal und dem Oszillatorsignal des spannungsgesteuerten Oszillators 104 festgestellt (im Schritt 503). Die erste Steuerung 107 vergleicht die Phasendifferenz mit dem zulässigen Fehlerbereich (im Schritt 504). Entsprechend dem Ergebnis des Vergleichs werden die Daten des zweiten Puffers 110 verringert (im Schritt 506) oder erhöht (im Schritt 505). Liegt die Phasendifferenz innerhalb des zulässigen Fehlerbereichs, so aktualisiert die erste Steuerung 107 die Daten in dem ersten Puffer 109 (im Schritt 507). Die erste Steuerung 107 korrigiert die in dem ersten Puffer 109 gespeicherten Daten in bezug auf die anderen verwendeten Frequenzen durch Vergleich der aktualisierten Daten mit den vorherigen Daten und aktualisiert die korrigierten Daten (im Schritt 508). Die erste Steuerung 107 überprüft periodisch, ob der Sende- und Empfangszustand ein Leerlaufzustand ist (im Schritt 509), und aktualisiert weiter die in dem ersten Puffer 109 gespeicherten Daten. Da ein bei einer Frequenz erzeugter Fehlerwert entsprechend bei anderen Frequenzen mit unterschiedlichen Fehlerwerten einsetzbar ist, kann der aktualisierte Wert infolge der Änderung der Umstände bei anderen Frequenzen eingesetzt werden.

Fig. 6 ist ein Flußdiagramm, welches eine in der PLL-Schaltung durchgeführte Leseoperation zeigt, und erläutert einen Vorgang zum Lesen von Daten, die durch die voranstehend geschilderten, in Fig. 3 bis 5 dargestellten Vorgänge gespeichert oder aktualisiert wurden.

Die erste Steuerung 107 überträgt die in dem ersten Puffer 109 gespeicherten Daten an den zweiten Puffer 110 (im Schritt 601). Die Daten werden durch den D/A-Wandler 111 in Analogdaten umgewandelt (im Schritt 602). Die umgewandelten Daten werden über den Addierer 112 an den spannungsgesteuerten Oszillator 104 angelegt. Der Schalter 108 wird leitend geschaltet (im Schritt 603). Wenn die Frequenz des spannungsgesteuerten Oszillators 104 innerhalb des zulässigen Fehlerbereichs liegt, und zwar durch ein Signal, welches über den D/A-Wandler 111 umgewandelt wurde. Daher wird die PLL-Schaltung in kürzerer Zeit verriegelt oder synchronisiert.

Da die PLL-Schaltung den geeigneten Datenwert innerhalb des zulässigen Fehlerbereichs in dem ersten Puffer 109 durch die voranstehend geschilderten Vorgänge speichert, die in den Fig. 3 bis 6 dargestellt sind, kann die PLL-Schaltung unter allen Umständen schnell verriegelt werden.

Fig. 7A zeigt die Verriegelungszeitcharakteristik der konventionellen PLL-Schaltung. Fig. 7B zeigt die Verriegelungszeitcharakteristik der PLL-Schaltung. Wie aus Fig. 7A hervorgeht, wird dann, wenn die Stromversorgung nach dem Ausschalten erneut eingeschaltet wird, die Verriegelungszeit der PLL-Schaltung durch die Eigenschaften der PLL-Schaltung einschließlich des Tiefpaßfilters 103 vergrößert. Weiterhin wird, wenn die Frequenz im Gebrauch geändert wird, die Verriegelungszeit beträchtlich vergrößert. Wie aus Fig. 7B hervorgeht, ist die Verriegelungszeit selbst dann kurz, wenn die Stromversorgung eingeschaltet wird oder die Frequenz geändert wird.

Die Fig. 8 und 9 zeigen jeweils den Aufbau einer PLL-Schaltung gemäß einer zweiten bzw. dritten Ausführungsform.

Die in Fig. 8 gezeigte PLL-Schaltung ist ebenso wie in Fig. 1 gezeigt aufgebaut, abgesehen davon, daß ein Signal entsprechend der Phasendifferenz zwischen dem Bezugssignal, welches von dem Bezugssignalgenerator 101 erzeugt wird, und dem Oszillatorsignal des spannungsgesteuerten Oszillators 104 der ersten Steuerung 107 durch einen A/D-Wandler 114 statt durch den Pegeldetektor 113 zugeführt wird. Die erste Steuerung 107 untersucht unter Verwendung eines von dem A/D-Wandler 114 erzeugten Ausgangssignal, ob das Phasendifferenzsignal innerhalb des bestimmten Fehlerbereichs liegt oder nicht und steuert den ersten und zweiten Puffer 109 bzw. 110.

Die in Fig. 9 gezeigte PLL-Schaltung ist ebenso wie in Fig. 1 gezeigt aufgebaut, abgesehen davon, daß das von dem Phasenkomparator 102 erzeugte Phasendifferenzsignal der ersten Steuerung 107 nicht über den Tiefpaßfilter 103 zugeführt wird sondern über einen Phasenfehlerkomparator 115. Die erste Steuerung 107 untersucht unter Verwendung eines von dem Phasenfehlerkomparator 115 erzeugten Ausgangssignals, ob das Phasendifferenzsignal innerhalb des spezifischen Fehlerbereichs liegt oder nicht und steuert den ersten und zweiten Puffer 109 bzw. 110.

Da die PLL-Schaltung unter allen Umständen in kurzer Zeit verriegelt oder synchronisiert werden kann, ist sie - wie voranstehend erwähnt - sehr nützlich bei einem Kommunikationssystem, welches eine schnelle Frequenzänderung erfordert, beispielsweise bei einem Kommunikationssystem mit häufigen Frequenzumschaltungen.

Es ist ferner beispielsweise möglich, eine Speichervorrichtung statt zwei Puffern zu verwenden.

Claims (4)

1. Phasenregelschleife eines Funkkommunikationssystems, enthaltend:
eine Speichereinheit (109, 110) zur digitalen Speicherung einer Gruppe von Steuer­ spannungen mit unterschiedlichen Werten;
eine Digital/Analog-Wandlereinheit (111) zur Umwandlung einer gelesenen Steuerspannung in eine analoge Steuerspannung, wenn eine aus der Gruppe der in der Speichereinheit (109, 110) gespeicherten Steuerspannungen gelesen wird;
eine spannungsgesteuerte Oszillatoreinheit (104) zur Erzeugung eines Signals mit einer vom Pegel einer analogen Spannung abhängigen Frequenz;
eine variable Untersetzereinheit (105, 106) zum Heruntersetzen der Frequenz des Ausgangssignals der spannungsgesteuerten Oszillatoreinheit (104) entsprechend einem variablen Untersetzungsverhältnis, welches durch die Betriebsart des Funkkommunika­ tionssystems festgelegt wird;
eine Phasenvergleichseinheit (102) zum Vergleichen der Phase eines Signals, welches von der variablen Untersetzereinheit (105, 106) ausgegeben wird, mit der Phase eines Bezugssignals, das von außen angelegt wird, und zur Ausgabe eines Phasendifferenz­ signals entsprechend dem Vergleichsergebnis;
eine Tiefpaßfiltereinheit (103) zur Tiefpaßfilterung des Phasendifferenzsignals;
eine Digitalsignalerzeugungseinheit (113, 114, 115) zum Erzeugen eines Digitalsignals durch Vergleichen eines Pegels eines analogen Signals, welches von der Tiefpaßfilter­ einheit (103) ausgegeben wird, mit einem Bezugspegel oder durch Wandeln des analogen Signals in das Digitalsignal oder unter Verwendung des Phasendifferenzsignals durch Feststellen eines Phasenfehlers zwischen einem von der variablen Untersetzer­ einheit (105, 106) ausgegebenen Signal und dem Bezugssignal;
eine Steuereinheit (107) zum Lesen einer aus der Gruppe der in der Speichereinheit (109, 110) gespeicherten Steuerspannungen unter Verwendung des Digitalsignals, welches von der Digitalsignalerzeugungseinheit (113, 114, 115) ausgegeben wird, wobei die gelesene Steuerspannung der Digital/Analog-Wandlereinheit (111) zugeführt werden soll und der Lesevorgang anhält, bis das von der Digitalsignalerzeugungseinheit (113, 114, 115) ausgegebene Digitalsignal innerhalb eines vorbestimmten Bereichs liegt; und
eine Schaltereinheit (108, 112), welche durch die Steuereinheit (107) elektrisch leitend und nichtleitend geschaltet wird, wobei die Schaltereinheit (108, 112) nichtleitend geschaltet wird, unmittelbar bevor eine Betriebsart des Funkkommunikationssystems durchgeführt wird, und wobei die Schaltereinheit (108, 112) leitend geschaltet wird, wenn das Funkkommunikationssystem in Betrieb ist, wobei die Schaltereinheit (108, 112) das von der Tiefpaßfiltereinheit (103) ausgegebene analoge Signal und die von der Digital/Analog-Wandlereinheit (111) ausgegebene analoge Steuerspannung als Eingangssignal empfängt und ein Ausgangssignal der spannungsgesteuerten Oszillatoreinheit (104) zuführt,
dadurch gekennzeichnet, daß
die Schaltereinheit (108, 112) der spannungsgesteuerten Oszillatoreinheit (104) die analoge Steuerspannung von der Digital/Analog-Wandlereinheit (111) zuführt und hierzu das analoge Signal von der Tiefpaßfiltereinheit (103) addiert, wenn die Schaltereinheit (108, 112) leitend geschaltet ist, und
die Digitalsignalerzeugungseinheit (113, 114, 115) das Digitalsignal unabhängig vom Schaltzustand der Schaltereinheit (108, 112) erzeugt.

2. Phasenregelschleife nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinheit (107) den Lesevorgang für die Gruppe der in der Steuereinheit (109, 110) gespeicherten Steuerspannungen durchführt, indem sie die Schaltereinheit (108, 112) elektrisch nichtleitend schaltet, wenn die Phasenregelschleife mit Strom versorgt wird oder ein Empfangssignal oder ein Tasteneingabesignal für die Signalübertragung festgestellt wird.

3. Phasenregelschleife nach Anspruch 1, dadurch gekennzeichnet, daß die Steuer­ einheit (107) den Lesevorgang durchführt, indem sie einen in der Speichereinheit (109, 110) gespeicherten Steuerspannungswert erhöht, wenn der Wert des Digitalsignals, welches von der Digitalsignalerzeugungseinheit (113, 114, 115) ausgegeben wird, unterhalb des vorbestimmten Bereichs liegt, und indem sie den Steuerspannungswert verringert, wenn der Wert des von der Digitalsignalerzeugungseinheit (113, 114, 115) ausgegebenen Digitalsignals oberhalb des vorbestimmten Bereichs liegt.

4. Phasenregelschleife nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Steuereinheit (107) selbst dann eine Steuerspannung aus den in der Speichereinheit (109, 110) gespeicherten Gruppen unter Verwendung des von der Digitalsignalerzeugungseinheit (113, 114, 115) ausgegebenen Digitalsignals liest, um sie der Digital/Analog-Wandlereinheit (111) zuzuführen, wenn über einen vorbestimmten Zeitraum während einer Betriebsart des Funkkommunikationssystems keine Operation erfolgt, und daß die Steuereinheit (107) die Leseoperation durchführt, bis das von der Digitalsignalerzeugungseinheit (113, 114, 115) ausgegebene Digitalsignal innerhalb eines vorbestimmten Bereichs liegt.